资源列表
divider
- 分频器，可任意选择参数分频，带有完整的测试程序-Divider, optional parameters divider with a complete test program
timer_16bits
- 一个16位的定时器，用于系统时间调度,已经调试过，可以挂在avalonMM总线上。-an 16 bits timer,can userd for system s time dispatch.
voltage_measure
- 利用CPLD对输入信号测量幅度，保存数值-The use of CPLD measurement range of the input signal, save value
ALUpack
- The souce code is a funcional ALU
PN7_gen_wtb
- 一个用vhdl语言写的产生伪随机数PN7例子，经过altera的fpga测试可以使用。-Written in a language with vhdl generate pseudo-random number PN7 example, after the fpga altera test can be used.
transfom_H_Dec_dialog
- 读取Quartus II 软件产生的波形数据文件(*.tbl)-read Quartus II file(*.tbl)
FPGA-verlog-SRAM
- FPGA verlog SRAM -FPGA verlog SRAM aaaaaaaaaaaaaaaaaaaaa
bicount
- 完整的双向计数器VHDL 程序 大家参考-integrity of the two-way counter VHDL reference procedures
counter
- 实现任意奇数偶数分频的 模块 ，而且占空比为50 ，本人一直在用，很好用！-Implementation of arbitrary even-numbered odd-numbered frequency sub-module
32bitcarrylookaheadadder
- 32位超前进位加法器的源代码和testbench-32 bit carry look ahead adder and its testbench
aiqingmaimai
- FPGA下编译的彩铃模块（爱情买卖扒谱）-FPGA module to compile the ring tones (Love Spectrum trading Pa)
asy_fifo
- 用verilog实现异步fifo，通过仿真-Asynchronous with verilog fifo, the simulation