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CLZ32
- 针对32位MIPS微处理器中CLZ指令（对单个字高位连零进行计数）的实现电路，使用了类似于超前进位的逻辑结构。包含测试文档，以及Design Compile所用的环境和脚本。-The CLZ instruction counts the number of leading zeros in a word. The 32-bit word in the GPR rs is scanned from most-significant to least-significant bit.The n
Beautiful Restful API in ASP.Net Core
- restfull api for the team to beryfy what is the p[robme
src
- 初始化DDS模块，使能正线性扫频，参数化设置(DDS code VHDL parameter setting)
华为FPA设计流程
- 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。(Because the FPGA devices currently used are mainly Altera, so the following example takes Altera as an example. The tools ar
verilog dct
- 其使用模块的代码风格来编写，能够8点dct的转换(Its use of the module's code style to write, to 8 dct conversion)
Verilog_module
- micron 1G内存条verilog模型，对应具体信号为MT8HTF12864HZ-800，内存颗粒为MT47H128M8CF-25-micron 1G DDR2 SDRAM verilog module
p37x_processor_skeleton
- this is a code of a 8-bit preocessor
VHDL-dianti
- 高楼电梯自动控制系统(Windows平台上运行的ispLEVER编程软件。 ): 1统控制的电梯往返于1-9层楼。 2客要去的楼层数可手动输入并显示（设为A数）。 3梯运行的楼层数可自动显示（设为B数）。 4A>B时，系统能输出使三相电机正转的时序信号，使电梯上升； 当A<B时，系统能输出使三相电机反转的时序信号，使电梯下降； 当A=B时，系统能输出使三相电机停机的信号，使电梯停止运行并开门； 5是上升还是下降各层电梯门外应有指示，各层电梯门外应有使电
traffic
- 完整的VerilogHDL交通灯例程，已通过硬件仿真。
graphics-lcd
- GRAPHICS LCD 1218X64
wtut_vhd
- 有关秒表的设计，很详细，包括测试文档，已经通过仿真。可供参考
PCME1
- 通常的CRC算法在计算一个数据段的CRC值时，其CRC值是由求解每个数值的CRC值的和对CRC寄存器的值反复更新而得到的。这样，求解CRC的速度较慢。通过-#define CRCCCITT 0x1021 #define CCITT-REV 0x8408 #define CRC16 0x8005 #define CRC16-REV 0xA001