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  1. vhdl5

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  2. 利用IP core完成2X16字符液晶屏的访问。通过写命令来控制将数据写到哪一行;通过写数据,将数据输出在液晶屏上显示。-Using IP core to complete 2X16 character LCD screen access. By writing the command to control where the data write line by writing the data, output data displayed on the LCD screen.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:24.5kb
    • 提供者:王记存
  1. 状态机

    0下载:
  2. 米利机和摩尔机的vhdl基本代码,可以自己更改
  3. 所属分类:VHDL编程

  1. jiaotongdeng

    0下载:
  2. 利用单片机的I/O口来控制交通灯,protues和keil结合,里面有原理图的源代码-jiao tongdeng
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:24.5kb
    • 提供者:name
  1. jiaotongdeng

    0下载:
  2. 网上虽然有很多交通灯的参考程序,但又么不是很低级,又么没多少扩展功能,这是我写的交通灯程序,绝对超经典!-Although there are many traffic lights online reference program, but Why is not very low, then Why did not the number of extensions, this is the traffic light program I wrote, absolutely super clas
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:24.49kb
    • 提供者:荣少钟情
  1. HDL_coding

    0下载:
  2. 介绍HDL编码规范的书,非常有用,可以让HDL编码更加规范。-HDL coding standard introduced the book, very useful, allowing more standard HDL code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:24.49kb
    • 提供者:张飞
  1. hdl_coding

    0下载:
  2. HDL coding..xihuan de hua jiu xiazai -HDL coding..xihuan de hua jiu xiazai
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:24.48kb
    • 提供者:otto
  1. Example-s2-1

    0下载:
  2. 其中的EPLL、MY_DQ和MY_DQS模块是用Altera的IP产生器MegaWizard产生的-EPLL MY_DQ MY_DQS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:24.47kb
    • 提供者:寻宝人
  1. move

    0下载:
  2. VGA可移动彩条设计。为了显示更大的图象,用外部ROM取代FPGA的内部ROM-VGA mobile striped design. In order to show more images, with external ROM replace the FPGA internal ROM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:24.47kb
    • 提供者:yishuihan
  1. ps2

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  2. ps2接口 用Verilong编写。经过测试无误。用于键盘 鼠标等设配与cpu通信使用。-Transmission of the overall framework. Tsinghua University s pilot project. Get state funds to support 863 projects
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:24.46kb
    • 提供者:柳承化
  1. Fredevider_n

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  2. 任意N偶数倍频率分频器VHDL语言,编译器MAX_PLUS2-Any even multiple of the frequency divider N VHDL language, compiler MAX_PLUS2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:24.42kb
    • 提供者:黑雾
  1. I2S_3

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  2. that is another I2S code example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:24.41kb
    • 提供者:fatih mercimek
  1. shijian

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  2. 主要是数字钟部分的时间显示程序,比较重要。-The main fraction of the time of the digital clock display program, the more important.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:24.4kb
    • 提供者:
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