资源列表
async_fifo-and-verilog
- 异步fifo的详细原理分析说明及verilog源代码，经典推荐！-Detailed descr iption of the principles and analysis of asynchronous fifo verilog source code, the classic recommendation!
Taximeter-VHDL
- 基于FPGA的出租车计价器，包括计程、计时、计费模块-FPGA-taxi meter, including the meter, timing, billing module
dec_aes
- decription aes vhdl code for fpga
vhdl1
- vhdl program for 4 bit ripple carry adder using logic gates
counter
- counter code to couter the input signal
SEG7_LUT_8
- terasic的DM9000A模块源码，使用nios2做以太网应用的应该会用到-terasic the DM9000A module source, use nios2 do Ethernet applications should be used
VHDL
- Quartus4.1以上版本软件 门电路、组合逻辑电路、时序逻辑电路等。 防抖动电路设计 -Quartus4.1 above version of the software Gates, combinational logic circuits, sequential logic circuits. To judder circuit design
SEG7_LUT_8
- 标准的七段数码管显示控制器 应用于友晶开发板可以运行-stander Digitron display controller
qpsk
- QPSK调制程序的testbench程序 timescale 1ns/1ns //单位时间，时间精度 module qpsk_tb //qpsk调制的testbench reg clk reg rst reg x wire y -QPSK modulation program testbench program timescale 1ns/1ns // unit of time, time accuracy module qpsk_tb // qps
65jie
- 串并FIR滤波器设计:并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-String and FIR filter design: parallel FIR filter with a
Full_adder
- 一种学习用的小程序，主要用与VHDL仿真的全加器的一段代码！大家可以下载进行修改于仿写-A learning to use a small program, mainly used with the VHDL simulation of a full-adder code! You can download the modified Yu Fang Xie
LowSignal
- 单片机控制DAC产生的信号发生器程序。低频，超低频信号输出。-MCU control signal generator program generated by the DAC. Low-frequency, ultra-low-frequency signal output.