资源列表
acordwithram
- 一个牛人写的很快且不用状态机的动态RAM接口,VHDL编写
VHDLSaler
- 文件名：pl_auto1.vhd。 --功能：货物信息存储，进程控制，硬币处理，余额计算，显示等功能。 --说明：显示的钱数coin的 以5角为单位。-library ieee use ieee.std_logic_arith.all use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity PL_auto1 is port ( clk:in std_logic
mul1
- n*n pipeline multipler
fpga_uart_16
- 列化了16个uart 通过fifo来收发-instance 16 uart,fifo control send,recvie
IMBM2000
- DEMO中完成WIAGAND26/32的（EMP7128实现）协议程序源代码-DEMO completed WIAGAND26/32 (EMP achieved) agreement procedure source code
sinmdlmatlab
- 正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-sine wave in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim
FPGA-2048
- 一开始方格内会随机出现2这个小数字，每次可以选择上下左右其中一个方向去滑动，每滑动一次，所有的数字方块都会往滑动的方向靠拢外，系统也会在空白的地方乱数出现一个数字2或4方块，出现2的概率是出现4的概率的3倍，相同数字的方块在靠拢、相撞时会相加。系统给予的数字方块不是2就是4，玩家要想办法在这小小的16格范围中凑出“2048”这个数字方块。断的叠加最终拼凑出2048这个数字就算成功通关。当所有16格数字已满，无法叠加，且没有出现2048这个数字则算游戏失败。-Will randomly appea
VHDLcodes
- Behavioral descr iption of ALU, RAM MODULE, ROM MODULE, DIVIDE BY N COUNTER, GENERIC DIVIDER 2n+1, GCD CALCULATOR, GCD FSM CODE, JK FLIP FLOP in VHDL . These are fully synthesized codes with optimization.- Behavioral descr iption of ALU, RAM MODULE,
SRAM_16Bit_512K
- FPGA,片外SRAM配置文件，开发板中带的文件-FPGA, off-chip SRAM configuration file,
sdram_5
- SDRAM的verilog描述，包含顶层设计，测试平台代码，精确描述-SDRAM is verilog descr iption, including top-level design, testbench code, an accurate descr iption of
cpld
- cpld 入门基础 仅针对初学者 望各位童鞋们指导 呵呵 -cpld entry basis only for beginners looking to guide their children' s shoes Oh you
SHUZIMIAOBIAO
- 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 -Stopwatch logical structure is