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sin_wave
- this file content of vhdl code for generating sine func
mt48lc4m32a2
- SDRAM mt48lc4m32 的modelsim门级仿真模型- modelsim gate-level simulation model for SDRAM mt48lc4m32
Johnaon_counter
- 本设计为六位约翰逊(Johnson)计数器，首先给大家介绍一下什么是约翰逊计数器，它又称扭环计数器,是一种用n位触发器来表示2n个状态的计数器。它与环形计数器不同,后者用n位触发器仅可表示n个状态。2~n进制计数器(n为触发器的个数)有2~n个状态。若以6位二进制计数器为例,它可表示64个状态。但由于8421码每组代码之间可能有二位或二位以上的二进制代码发生改变,这在计数器中特别是异步计数器中就有可能产生错误的译码信号,从而造成永久性的错误。而约翰逊计数器的状态表中,相邻两组代码只可能有一位二进
an294_16x16
- Verilog编写的16x16的可交叉的CPLD程序,可用在16个VGA入,16个VGA输出-16x16 cross switch CPLD software wrote by verilog which can be used in 16 VGA input , 16 VGA output application
I2C
- 用FPGA实现I2C控制器和I2C slave device（类似于I2C接口的EPROM）-FPGA implementation I2C controllers and I2C slave device (similar to I2C interface EPROM)
FADDER_2
- 32位全加器 在querters II 下面运行成功 仿真 验证均已成功-32-bit full adder at querters II following the success of simulation runs have been successful
fsm
- 检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出
x2uart-all
- 适用异步收发器设计的vhdl语言,是学习UART知识的好例程-Asynchronous Receiver Transmitter apply VHDL design language, are a good knowledge of study UART routines
quartusII7.2license(2)
- quartus7.2的license破解，里面有详细说明，简单实用-quartus7.2 to break the license, which has detailed descr iption of simple and practical
fsk_modem_design
- fsk调制解调器，仿真并FPGA下载测试正确，供大家交流！-fsk modem, simulation and FPGA download the test correctly for all to share!
mt48lc32m16a2
- SDRAM的仿真模型Verilog。用于美光mt48lc32m16a2，可在ModelSim下用。-Simulation Model of SDRAM
LCD_controller_16x2
- VHDL code for LCD 16x2