资源列表
VHDL
- （1）用VHDL语言编写程序，在EDA实验板上实现 （2）能正常计时。显示模式分为两种，即24小时制和12小时制。其中12小时制须显示上，下午（用指示灯显示）。时，分，秒都要显示。 （3）. 手动校准电路。用一个功能选择按钮选择较时，分功能，用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序，在EDA实验板上实现 （4） 整点报时。 （5）. 闹钟功能。 （6）．秒表功能。-(1) using VHDL language program, in the EDA
Brick0
- Brick Game (VHDL) When square ball meets Bricks, brick will disappear and ball go on or reflects on some conditions,Scores be up. Just Test source Code, 4 Brick on Monitors. Have Good Luck.
fifo
- 同步FIFO 创建一个256x8大小的同步FIFO，并通过串口发送数据初始化FIFO，FPGA内部读取FIFO的数据通过窗口发送到PC-FIFO
szsz
- 在DE2实验箱上实现数字时钟功能 包括了秒、分、时的基本显示功能-Implemented on the DE2 kit features include a digital clock seconds, minutes, when the basic display
VGA
- 实现vga彩屏显示，分为横彩条，竖彩条，棋盘格，还有字符。-Achieve vga color display，divided into horizontal color bar, vertical color bars, checkerboard, as well as character.
3_to_8
- 三八译码器，开发环境是quartus ii，虽然编码简单，不过还可以-Thirty-eight decoder development environment is quartus ii, simple encoding, but can also
CordicNCO
- 基于CORDIC算法的，数字控制振荡器的设计。带测试程序，输入一个振荡频率，输出SIN和COS的波形！-Based on the CORDIC algorithm, the digital controlled oscillator design. With test procedures, enter a oscillation frequency, the output waveform SIN and COS!
verilog
- verilog 范例，很多例子，来源于软件内部-verilog examples
Uart
- 用Verilog编写的实现UART接口的源程序-Prepared with the Verilog source code to achieve UART interface
pid-controller
- vhdl source code for pid controller on fpga
Synchronous-FIFO
- FIFO是英文FIRST-IN-FIRST-OUT的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常方便，但是缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成 FIFO的主要功能是基于对双口RAM的读写控制来完成的，根据双口RAM的数据存储状况产生空满信号。双口RAM指的就是能同时对RAM进行读写操作的RAM存储器 -FIFO is an abbreviation of the English FIRST-IN-FIRST-OUT,
cnt16anddisplay
- 源代码实现十六进制的显示，包括三个模块：分频、计数、显示。适合vhdl的初级读者以及在校大学生-Source code in hexadecimal display, consists of three modules: frequency, count, display. Vhdl for primary readers and college students