资源列表
code_lab5_num1
- Xilinx 的VHDL设计时钟 -VHDL design clock clock the Xilinx Xilinx VHDL design
huffman
- 用verilog硬件语言实现了动态huffman编码，能够压缩字符串文件，展示了硬件的压缩率-Using verilog hardware descr iption language to achieve a dynamic huffman coding to compress the string file, showing the hardware compression rate
6713emiftofpgatopci
- 6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram，然后主机通过9054到双口ram，交换数据完成
pcm1804_i2s_data_adjust2
- 用于pcm1804调整I2S的数据，使I2S的音频同步并且在FIFO中不溢出。能够自动判断FIFO --中的状态，通过调整从FIFO中输出的数据的个数来使FIFO既不上溢也不下溢。 -- 为了达到更高的精度要求，可以通过加大采样时钟clk的频率。
PID
- PID控制，采用VHDL代码实现，整个实体模块由三个vhdl文件组成，仅供参考和学习；-PID control, the use of VHDL code, the entire entity vhdl module consists of three files, for reference and learning
Four-intelligent-responder-
- 四路智能抢答器的VHDL实现，具有开始和复位功能，同时具有答题倒计时功能-Four intelligent responder VHDL implementation, with start and reset function, simultaneously has the answer countdown function
pipline_lms_and_rls_verilog
- 流水线LMS，和RLS算法的Verilog代码，用于自适应信号处理的FPGA实现。-The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.
ip4290307
- 接收429码的程序,对军工操作时很有用,希望有人喜欢!
src
- i2c module. i test it on Altera FPGA.
VHD
- RS编码中用到的交织和去交织程序，VHDL描述，交织深度8-nterlace with VHDL，depth is 8
fifo_uart
- uart的verilog代码,包含fifo，并且采用过采样以防止噪声的干扰-uart verilog code
FPGA-FIFO
- FPGA-跨时钟域总线信号可靠传输异步FIFO技术安全可靠，格雷码计数，减少亚稳态-FPGA-clock domain crossing bus signals reliable transmission of asynchronous FIFO safe and reliable, Gray code count, reducing the metastable