资源列表
S6_VGA
- 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色， 可以使用嵌入式逻辑分析仪观测信号； 3。modelsim仿真文件在proj--simulation--modelsim中-1. The source file is saved in the src directory QII project file is saved in the directory Proj 2. The functionalit
testRom
- 四子棋,最先下连续4个子赢。reset才能重新开始没有和棋-4 in a row
led_water
- 用VERIlog语言编写的FPGA流水灯程序，已经实现，可以立即使用-VERIlog language FPGA with light water program has been implemented, you can use immediately
single_cpu
- 单时钟CPU在XilinxISE 10.1的全代码，由Verilog语言描述-Single-cycle CPU in Verilog developed on XilinxISE 10.1
SOPC_UART
- altera公司的ep1c240c8n，串口调试程序vhdl\nios ii8.0代码等-altera company ep1c240c8n, serial debugger vhdl \ nios ii8.0 code. .
A4_Nano_Led2
- 实现led一秒的闪烁。一个很好用的程序，也可以改成呼吸灯(Realizing led one second flickers)
SOPC_IP
- 有关用verilog hdl语言编写sopc builder的介绍和应用 -For languages with the verilog hdl introduction and application of sopc builder
uart_back
- 串口回传verilog源代码 uart back code verilog-uart back code verilog
S2_div
- 1、本例程是练习时钟分频，可以观看仿真波形 2、有兴趣可以添加到硬件逻辑分析仪中观看波形 -1, this routine is to practice clock divider, you can watch the simulation waveform 2, are interested can be added to the hardware logic analyzer waveform viewing
ethernet_tri_mode_latest.tar
- TRI Ethernet implementation in VHDL
fpgashiyan
- 很多有关于FPGA的实验代码，多多琢磨有助于提高 -technology
elevator_v2
- 用verilog语言描述的模拟单电梯的运行过程。方向优先原则。(1)每层电梯入口处设有上下请求按钮（一楼只有上请求，6楼只有下请求），电梯内设有顾客到达层次的停站请求开关。 (2)电梯入口处设有电梯当前所处楼层指示装置及电梯运行模式(上升或下降)指示装置。 (3)电梯每2秒升(降)一层楼。 (4)电梯到达有停站请求的楼层，经过1秒电梯门打开，开门指示灯亮，开门3秒后，电梯进入关门中状态，提示乘客可以按下延迟关门按键，此时指示灯闪烁，2秒后电梯门关闭，电梯继续进行，直至执行完最后一个