资源列表
S6_VGA_change
- verilog源代码，quartusII工程。程序实现VGA时序。控制VGA显示器输出图形。在quartusII中客直接运行，
uart
- verilog 编写的FPGA串口报文收发程序，带奇偶校验位，并含有DS18B20温度传感器驱动程序，可以自行设置波特率.-verilog prepared by the FPGA serial transceiver procedures packets with parity, and contains a temperature sensor DS18B20 driver, you can set the baud rate yourself.
S6_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是计算机运算器模块（S6）实现运算器相关功能 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相
QUARTUSII
- QUARTUSII使用简介，介绍如何初步使用QUARTUSII，帮助快速上手进行程序调试和编写-QUARTUSII use profiles, how to initially use QUARTUSII, to help get started quickly for debugging and writing
2c8q208SRAM
- FPGA开发板的SRAM测试程序，希望可以帮助大家-SRAM test program of the FPGA development board, hope we can help
sdr_sdram
- 用FPGA实现SDRAM的控制，主要是将SDRAM的时序搞懂，这个很好做出来了。-Using FPGA realize SDRAM control, mainly the SDRAM timing out, this is very good do.
DE2Project_restored
- 一个在全国电子设计大赛上的基于DE II的实际工程-One in the National Electronic Design Competition on the DE II Based on the actual project
1602-display-char
- 这是lcd1602的显示字符的Verilog源代码，经过测试可用，便于读者学习。-This is the LCD1602 of the Verilog source code, after testing can be used to facilitate the reader to learn.
pulseoximiter1
- 根据血液对光的吸收程度，通过感光器来收集数据，来测试心跳。 TSL235 感光器，放在手指下面，手指上面用光照，从而收集数据。需要配合配件TSL235 感光器，电路板，电阻。-You are going to interface a TSL235 to the FPGA. The TSL235 is a light-to-frequency converter whose output digital bitstream frequency is directly proportional
taxi
- 该程序为东南大学自动化学院数字课程设计的程序，出租车计价器（08级的设计），采用VHDL实现，有详细的设计过程及最总的原理图-The program for the Institute of Automation, Southeast University Digital curriculum design process, the taxi meter (08 designs), the use of VHDL implementation, detailed design process a
test42_CoreABC
- VHDL How to use CoreABC-IP with uart microsemi project
uart_to_vga
- verilog语言vga to uart-verilog language vga to uart