资源列表
CRC-generator
- 提出了一种32位并行和高度流水线的循环冗余码（CRC）发生器。 该设计可以处理5个不同的通道，每个输入速率为2Gbps（总输出吞吐量为5x4Gbps）。 生成的CRC与32位以太网标准兼容。 该电路已经在0.35Micron标准CMOS工艺中使用标准单元实现，其使用Galois Fields的特性，并且被认为是“自由的”IP。-A 32-bit parallel and highly pipelined Cyclic Redundancy Code (CRC) generator is
graphicallcd_latest.tar
- 这个核心用于向图形LCD提供符合叉骨的接口。 目前它支持基于KS0108B控制器的Crystalfontz CFAG12864系列。 -This core is used to provide a wishbone compliant interface to a graphical LCD. Currently it supports the Crystalfontz CFAG12864 family which is based on the KS0108B controller.
spi_verilog_master_slave_latest.tar
- 该项目从需要具有强大而简单的以VHDL编写的SPI接口核心开始，用于通用的FPGA到设备接口。 所产生的内核产生小而高效的电路，从非常慢的SPI时钟到超过50MHz的SPI时钟。-This project started the need to have robust yet simple SPI interface cores written in VHDL to use in generic FPGA-to-device interfacing. The resulting co
oledv1.2
- zedboard OLED显示 verilog程序-Zedboard OLED display verilog program
FPGA
- 主要是从入门到精通对于FPGA的学习，里面有大量的源代码例程，可供初学者学习-Mainly the entry to the master for FPGA learning, there are a large number of source code routines for beginners to learn
rxtx
- 简单的 RX TX串口发送接收模块 方便移植-Simple RX TX serial port to send and receive modules to facilitate transplantation
DDR2_Control
- 本源码是用FPGA控制DDR2芯片的vhdl源码，并使用了modelsim仿真软件测试代码-The source is the use of FPGA control DDR2 chip vhdl source, and the use of modelsim simulation software test code
ddr_flash
- 本代码是FPGA控制读写ddrFLASH的源代码。-This code is FPGA control read and write ddrFLASH the source code.
cordic_latest.tar
- CORDIC算法是对许多数学函数的一种迭代算法，如三角函数、双曲函数和平面旋转。-The CORDIC algorithm is an iterative algorithm to uate many mathematical functions, such as trigonometrically functions, hyperbolic functions and planar rotations.
can_latest.tar
- 控制器局域网或CAN是一个控制网络协议 博世在工业自动化和工业自动化中得到了广泛的应用 汽车行业。 大多数的专利可以由博世拥有，虽然有 没有限制在开发一个开源IP但可以为任何 从博世商用许可协议是一个不可或缺的先决条件。 尺寸大约12K门（930触发器）。-Controller Area Network or CAN is a control network protocol Bosch that has found wide use in Industrial
uart16550_latest.tar
- UART16550是16550兼容的UART核心（主要）。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART：FIFO的基础操作，要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standa
waveform_gen_latest.tar
- 这个核心是一个向前的实现数控振荡器（NCO）-也被称为直接数字频率合成器（DDS）。除了生成标准的正弦/余弦输出波形，它也产生平方和锯齿用很少的额外资源输出。-This core is a straight forward implementation of a Numerically Controlled Oscillator (NCO)- also referred to as a Direct Digital Synthesizer (DDS). In addition to genera