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  1. Receiver

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  2. 该程序是整个OFDM接收机的程序,希望对做这方面的朋友用些帮助,也希望朋友们和我一起探讨OFDM收发信机。-The program is the whole OFDM receiver process, hope to do in this area with some friends to help and also hope that friends and I explore OFDM transceiver.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1.43mb
    • 提供者:zhougongming
  1. Transmitter

    1下载:
  2. 该程序是整个OFDM发射机的程序,希望对做这方面的朋友用些帮助,也希望朋友们和我一起探讨OFDM收发信机。-The program is the whole OFDM transmitter of the program, want to do this in a friend with some help, I hope my friends join me to explore OFDM transceiver.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-08-16
    • 文件大小:2.52mb
    • 提供者:zhougongming
  1. fpga

    0下载:
  2. 有关与FPGA的基础的应用资料,有关与FPGA的基础的应用资料-fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:36.01kb
    • 提供者:abc
  1. UART

    0下载:
  2. 通用UART串口的VHDL描述,可自行设定奇偶校验,波特率等参数-VHDL descr iption of generic UART serial port, they are free to set parity, baud rate and other parameters
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1.18mb
    • 提供者:姜明
  1. ALU_design

    1下载:
  2. 74181alu vhdl设计,欢迎您的下载-74181alu vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-11-16
    • 文件大小:311.14kb
    • 提供者:wws
  1. frequencyZDC

    0下载:
  2. 有效位为四位十进制数的数字频率计,实验板上有一个标准时钟发生电路,为计数闸门控制电路提供一个标准8Hz信号,计数闸门控制电路控制4位十进制计数器从第三秒开始计数一秒钟,计数的个数就是待测输入信号的频率。第四秒停止计数,其中前7/8秒保持计数值,后1/8秒计数器复位。然后再计数一秒,保持计数值一秒,如此循环。-Digital frequency meter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.14kb
    • 提供者:南瓜
  1. counter

    0下载:
  2. 可加载的同步四位计数器,异步置位,由控制键控制向下或者向下计数。计数状态由七位数码管显示。-4 synchronous loadable counter, an asynchronous set, controlled by the control key down, or down the count. Count the state from the seven digital tube display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:237.67kb
    • 提供者:心晨
  1. 123

    0下载:
  2. 再FPGA内部实现数模转换易于增加分辨率,使用-Another FPGA internal digital-analog conversion is easy to achieve increased resolution, the use of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:5.28kb
    • 提供者:王毅
  1. song

    0下载:
  2. module song(clk,key,song_out,led) input [7:0] key input clk output song_out output [7:0] led reg song_reg reg [21:0] count reg [19:0] delay reg [7:0] key_reg always @(posedge clk) begin count=count+1 if((count==de
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:357.17kb
    • 提供者:罗仲景
  1. sdram

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  2. 程序说明: 本次实验控制开发板上面的SDRAM完成读写功能。 先向SDRAM里面写数据,然后再将数据读出来做比较,如果不匹配就通过LED变亮显示出来,如果一致,LED就不亮。 part1是使用Modelsim仿真的工程 part2是在开发斑上面验证的工程 目录说明: part1: part1_32是4m32SDRAM的仿真工程 part1_16是4m16SDRAM的仿真工程 \model文件夹里面是仿真模型 \rtl文件夹里面是源文件 \sim文
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:760.84kb
    • 提供者:军军
  1. usb

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  2. 程序说明: 本次实验控制开发板USB,与PC机进行通信,并在显示字符。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Note: In this experiment, control development board USB, and PC, to communicate, and display char
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:78.57kb
    • 提供者:军军
  1. uart

    0下载:
  2. 程序说明: 本次实验控制开发板上面的串口,与PC机进行通信,并在串口精灵里面显示字符。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Note: The experimental control development board above the serial port to communicate wit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:883.57kb
    • 提供者:军军
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