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  1. dct

    0下载:
  2. DCT 2d for JPEG in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:14mb
    • 提供者:carlos andres
  1. macroblock_motion_detection_latest.tar

    0下载:
  2. macroblock motion detection
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:393.33kb
    • 提供者:carlos andres
  1. led_seg7

    0下载:
  2. 七段数码管显示实验,通过运行程序可以让数码管,显示不同的数字。-Seven segment digital tube display experiment, through the operation of the program can make digital tube, showing different figures.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.05kb
    • 提供者:左乐
  1. johnson

    0下载:
  2. 流水等方向控制,通过按键控制方向的左右移动。-Water flow and other direction control, through the key control direction of the left and right movement.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.01kb
    • 提供者:左乐
  1. sw_debounce

    0下载:
  2. 当三个独立按键的某一个被按下后,相应的LED被点亮;再次按下后,LED熄灭,按键控制LED亮灭 -When one of the three independent keys is pressed, the corresponding LED is lit once again, after the LED is out, the button control LED light off
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:左乐
  1. FIFO_UART

    0下载:
  2. 基于FIFO的串口通信,通过本实验,不仅能够对串口通信有了解,而且还能够弄清楚FIFO的用法-FIFO-based serial communication, through this experiment, serial communication can not only have to understand, but also to figure out FIFO usage
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.32mb
    • 提供者:易欢
  1. I2C_Controller

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  2. 这是个人设计的I2C总线的控制器。已封装好I2C总线的4种基本操作(写单字节,写多字节,读单字节和读读多字节)。在这个资源当中,包含自己写的设计文档和使用方式,以及Verilog源代码。此过程经过Xilinx开发板下载验证且没有问题。-This is the controller of the personal project I2C bus. I2C bus has a good package of four basic operations (to write a single byte,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:4.94mb
    • 提供者:ljt
  1. simple_function

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  2. This a rc5 encryption simple function code. Note that keys here are already been selected. You can add a vhdl code for key generation is well.-This is a rc5 encryption simple function code. Note that keys here are already been selected. You can add a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.02kb
    • 提供者:harsh shah
  1. VHDL-Samples

    0下载:
  2. VHDL Samples,8-bit calculator controller;vending machine controller with typical vending machine logic ;mplements (most of) the logic required to implement a IEEE 754 multiplier unit.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:529.93kb
    • 提供者:小海豚
  1. clamped_beam_in_VHDL-AMS-master

    0下载:
  2. System Level Model of MEMS Clamped-Clamped Beam in VHDL-AMS generated by ANSYS ROM Tool
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:7.96kb
    • 提供者:小海豚
  1. convert_to_v-master

    0下载:
  2. Tools for converting text and bitmaps into Verilog ROM files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:16.88kb
    • 提供者:小海豚
  1. 31-x-8-ROM-master

    0下载:
  2. Verilog module for a ROM. The rom needs to be able to hold 32 unsigned Integers each 8 Bits. Thus it must have32 address lines.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.27kb
    • 提供者:小海豚
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