资源列表
CPUver2
- 这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。- 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语
Song-playback-circuit-design-VHDL
- 乐曲播放电路VHDL设计 附仿真报告、顶层文件和源程序-Song playback circuit design VHDL simulation report attached, and the top-level source file
Signal-Generator-VHDL-design
- 信号发生器VHDL设计 波形可选：正弦(sine)，方波(sqr)，锯齿波(jc_de和jc_in两种)，三角波(sanj)和阶梯波(stair)信号模块-Optional waveform signal generator VHDL design: sinusoidal (sine), square wave (sqr), sawtooth (jc_de and jc_in two kinds), triangle wave (sanj) and staircase (stair) sig
ClockQUARTUSVHDL
- 12/24小时数字时钟VHDL设计 包括顶层文件的设计和VHDL源程序-12/24 hour digital clock design, including the top-level VHDL design and VHDL source code file
anjian2
- 实现LED流水灯 按键功能 暂停 点灭-Implement LED water lights Key Function Pause blinking
carsys
- 倒车雷达，可以完成在3米以内的测距并发出不同的警报声-Reversing radar, can be completed in less than 3 meters distance and send different alert sound
sequence
- 序列仿真器，VHDL描述完成对状态机的模拟-Sequence simulator, VHDL descr iption to complete the state machine simulation
Clock
- 该程序主要是用Verilog HDL语言编写的多功能数字钟，包括校时，调试，整点报时和万年历模块。-The program is mainly used Verilog HDL language multifunction digital clock, including at school, debugging, the whole point timekeeping and calendar modules.
multiplexuer_ise12migration
- multiplixeur vhdl code for fpga-multiplixeur vhdl code for fpga
Additionneur_ise12migration
- additionneur code vhdl for fpga-additionneur code vhdl for fpga
shuzizhong
- 基于basys2的简易数字钟，包含校时功能-A simple digital clock base on basys2 board, including timing function.
rec
- 8点8位的FFT，verilog语言，经过Quartus仿真验证-8 piont 8 bits of FFT, verilog language, through the Quartus simulation