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CIC_verilog
- 采用verilog实现的三级CIC抽取器，输入8位数据，输出26位数据，使用有限状态机用于实现下采样，包括积分器实现模块和梳状器实现模块-Using verilog to achieve three CIC decimation filter, the input 8-bit data output 26-bit data, the use of finite state machines for sampling, including the integrator and comb to im
what
- 除法器,可以很好的实现VHDL除法器的功能对于初学者有很大帮助.
BFL_Encode
- 将宽度为width位的并行输入数据按BiΦ-L码(曼彻斯特码)方式进行编码后串行输出，输出数据的宽度为(2*width)，BiΦ-L码是PCM码的一种，常用的PCM编码方式有：NRZ-L,BiΦ-L和BiΦ-M三种-The width of the parallel-bit width input data by BiΦ-L code (Manchester code) way encoded serial output, the output data width (2* width), Bi
CPRI_interface_GTP_top
- 3G是一个通信协议。CPRI的实现,很不错的。-one Communication Prototcol for 3G mobile telecom.it is perfect.
bin27seg
- 数码管的verilog的详细描述和解释，很有利于学习。-seven segments
seller
- VHDL编写的地铁售票系统，有收钱，出票，找零的功能
EDAmiaobiao
- 基于EDA的数字时钟之秒表设计 及其所组成的源代码-Based on the design of EDA, digital clock, stopwatch, and the source code
state_verilog
- 用VERILOG实现状态机，对状态机的理解很有帮助-Use VERILOG implementation state machine, the understanding of the state machine is very helpful
8stepSymmetryCoefficientFilter
- 8阶对称系数并行FIR滤波器(verilog)用作数字滤波，系数可调。根据实际截止频率决定。
hhtrunc
- Used to truncate the input signal
uart_tx
- uart tx code
SERVO
- C routine for a servo motor PIC