资源列表
counter10
- 十进制计数器，比较简单，比较容易，希望大家不要见怪-decimal counter
divide_by_3
- 时钟的3分频代码，华为中兴面试必备，仿真测试通过-divede by 3
PC-CFR
- 采用matlab simulink编写的消峰参考设计，可以直接生成verilog代码。消峰主要用于降低无线信号的峰均比，提高功放效率。-Clipping prepared using matlab simulink reference design, you can generate verilog code directly. Consumers peak mainly used to reduce radio signal PAR, improve power amplifier effic
traffic-light
- program fpga, simulation of trafic light. each way have two light, green and red. when one way is green and another way is red. each step have their own time.
code
- 某数据传输系统，试图利用300-3400Hz的话音通 道进行载波传输，波形信道为加性高斯白噪声信道。 –采用线性传输，收发两端拟采用滚降系数0.5的根 号升余弦滤波，以解决采样点失真问题。 –以下仿真采用无记忆采样信道模型，其中受器件限 制，复基带采样点平均功率受限为1，复基带采样 点噪声功率为可调参量-A data transmission system, trying to use 300-3400Hz voice channel for carrier transmission, wave
code
- 若输入信道的各符号等概出现，求该信道 的互信息量 • 画出不同信噪比下的互信息量变化的曲线， 以M为参数，画一簇曲线（其中加上一条 AWGN信道容量曲线作对比） • 调整函数a=f(x)，使当x=si时，a=iA‐b，b也为 一实常数，在A和 不变的情况下，互信息 量随b的变化情况是什么趋势？ • b的取值对互信息量随信噪比的变化曲线的 影响-If the input channel of the symbols, such as concept, f
cpu
- vhdl实现处理器基本功能，不包括流水线-VHDL to achieve the basic functions of the processor
basesignal
- 产生一个长为1000的二进制随机序列，“0”的概率为 0.8，”1”的概率为0.2； 对上述数据进行归零AMI编码，脉冲宽度为符号宽度 的50 ，波形采样率为符号率的8倍，画出前20个符 号对应的波形（同时给出前20位信源序列） 改用HDB3码，画出前20个符号对应的波形 改用密勒码，画出前20个符号对应的波形 分别对上述1000个符号的波形进行功率谱估计，画出 功率谱 改变信源“0”的概率，观察AMI码的功率谱变化
uart_tx
- FPGA实现串口发送 Verilog 语言-Serial reception FPGA Verilog language.
uart_rx
- FPGA实现串口接收功能 Verilog语言-Serial reception FPGA Verilog language
DDS
- FPGA实现三通道DDS信号源Verliog程序-FPGA to achieve three-channel DDS signal source Verilog program
sdram
- FPGA读写SDRAM。里面有详细的注释，供初学者参考，Verilog 语言-FPGA read SDRAM. There are detailed notes, reference for beginners,