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VHDLEXAMPLEppt
- 介绍8位加法器、分频电路、数字秒表的PPT，带源码，解释详细，一步一步学习，是学习VHDL的好-introduced eight Adder, the frequency divider circuit, digital stopwatch, the PPT, with the source code, explained in detail, step by step, learning, VHDL is a good learning Eastern
LAC_adder16
- 十六位超前进位加法器，Verilog HDL-16-ahead adder, Verilog HDL
LitterAdderDlg
- 一个关于加法器的编程，估计还不怎么完善，望大家多多指教！-an adder on the programming, not estimated how perfect, we hope the exhibitions!
ADDER8B
- 8位加法器VHDL 8位加法器VHDL-eight Adder VHDL e ight Adder VHDL eight Adder VHDL 8 Adder VHDL
16plus
- 通信接口实验中.16进制加法器实验.基于m6平台.编译通过.运行良好-communication interface experiment .16 229 Adder experiment. Based on m6 platform. Compile. Operation Good
C_9
- 100个经典vhdl编程实例， 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器...... -100 vhdl classical programmi
b8bit_adder
- 8位的加法器设计，分4个工程完成的，用的是Quartus II软件。-eight of the adder design, four hours to complete the project, using the Quartus II software.
adder_Xilinx_Spartan_3
- 这是个基于 Xilinx Spartan3 的加法器，利用Verilog语言编写，对于EDA初学者来说有一定的参考价值。 -This is based on the Xilinx Spartan3 Adder, Verilog language use, EDA newcomer has some reference value.
sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the underlying source code, a simple C
wenjia
- 一个无符号的加法器小程序-without a symbol of small programs Adder
bijiaoqi
- 应用vhdl语言进行加法器的设计，比较器的设计，随着vhdl语言的应用越来越广泛，其重要性也更加明确。希望对大家有所帮助。-application vhdl language adder design, compared with the design, With vhdl language widely used, the importance of which was more explicit. We want to help.
verlog_basic
- 用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。-verlog used some language addendum to the basic experiment, which is suitable for FPGA / CPLD beginners. Including eight priority encoder, multipliers, dividers, multi-p
VHDL
- VHD设计实例8位加法器的设计分频电路数字秒表的设计
jiangxiaolong
- 蒋小龙的关于FPGA算法教程.经典! (其中包含加法器,乘法器极其算术逻辑部件设计)
10vhdlexamples
- 10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。
16Point-radix4-FFT
- 本文提出一個根值4 蝴蝶元素使用(m, n) - 櫃臺減少硬體複雜, 延遲時間, 和電力消費被介入在使用常規加法器。並且一臺修改過的換向器為FFT 算法被描述與用管道運\輸的實施一起為連續輸入資料減少資料記憶要求。
A-to-D-VerilogHDL
- 在硬體上將十進制轉二進制，不需要使用加法器的運\算方式，大大減少運\算的時間。
PIPELINE_MUL_ADD
- 利用2個加法器及2個乘法器加上平行化處理來實現
adder8
- 一个用VHDL语言编写的加法器，希望大家能够得到启示。
simpleadderofjava
- java实现的简单的整型的加法器，该计算器具有加法功能，包含两个输入框用于输入两个浮点数，一个输出框用于输出计算结果，一个按钮，当鼠标点击按钮时，在输出框输出计算结果