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  1. chengfaqi

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  2. 数字电路中实现八位二进制乘法器的VHDL代码-Digital Circuit achieves eight binary multiplier VHCDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:436.37kb
    • 提供者:yangyang
  1. DTGD16x16

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  2. FPGA控制点阵LED16x16显示多个汉字,包括原理图设计以及详细的源程序设计,内容较为详细。-FPGA control LED16x16 dot matrix display multiple characters, including schematic design and detailed design of the source code, more detailed content.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:5.99mb
    • 提供者:罗宇翔
  1. chengfaqi

    0下载:
  2. 16位的原码两位乘法器,实现原码两位乘,经试验可以使用-16 of the original code two multiplier, two implementation source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.09kb
    • 提供者:王晓亮
  1. traffic_ligt_controller_veeren

    0下载:
  2. traffic light controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:34.65kb
    • 提供者:hr
  1. IJARCET-VOL-1-ISSUE-traffic_light

    0下载:
  2. Good document which contains traffic light controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:458.89kb
    • 提供者:hr
  1. fwdfwfft

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  2. 4位的16点fft,ccmul为复数乘法器,bfproc为蝶形运算器,输出的结果为四位,每一级都要进行round操作。-4 16-point fft, ccmul for complex multiplier, bfproc for the butterfly operation, a result output is four, each stage should be carried out round operation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.09kb
    • 提供者:kove
  1. AudioSubSystemStereo

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  2. DE2-115 AUDIOSUBSSTEM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.01kb
    • 提供者:ssthsfthsrths
  1. FIR_OVER

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  2. 基于FPGA的FIR滤波器的设计,包括每个模块的设计和顶层原理图。-FIR filter design based on FPGA, including the design and top-level schematic of each module.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.72mb
    • 提供者:嘉明
  1. spram

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  2. vhdl code of single port ram
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:41.76kb
    • 提供者:vishal
  1. dpram

    0下载:
  2. vhdl code dual port map
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:78.5kb
    • 提供者:vishal
  1. chirp

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  2. VHDL CODE Of chirp counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:61.29kb
    • 提供者:vishal
  1. reg16

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  2. vhdl code of 16 bit register which has 8 bit input and 16 bit output at second count-vhdl code of 16 bit register which has 8 bit input and 16 bit output at second count
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:104.37kb
    • 提供者:vishal
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