资源列表
paobiao
- 这主要是一个简单的实现的数字跑表，是我刚开始学FPGA时做的一个小实验-This is mainly a simple digital stopwatch, I just started to learn FPGA to do a little experiment
pncode
- verilog hdl编写的伪随机序列产生程序；包含测试文件；-Verilog HDL；PN code
uart_rx
- 用VHDL语言实现的Uart串口通信程序。在xilinx公司FPGA芯片验证过。-Uart serial communication program using VHDL. Validation in xilinx Company FPGA chip.
verilogsram
- FPGA Verilog HDL 读写SRAM-SRAM FPGA Verilog HDL to read and write
digital-clock
- CPLD Verilog HDL实现数字钟-CPLD Verilog HDL digital clock
toplevel_png
- top level for ping pong game on vhdl
sacdsvcdsvfs
- pong game top level for fpga
csvd-d
- vhdl implementation of pong
m60
- 数字钟(for DE2 开发板) 1.‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。 2. 手动校时、校分、校秒的功能。 3．定时与闹钟功能，能在设定的时间发出闹铃声。 4．进行整点报时。从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次发出高音“嘀”的信号，此信号结束即达到整点。 5、一个秒表，最低位1 秒、60秒，手动停止，手动重置。 6、一个倒计时，显示小时、分钟、秒，可设置时间。 -Decimal digital
dwedew
- pong impmentation on spartan 3e
simple_fsm_moore_3_always_best
- 三段式moore FSM状态机源码的标准实现方法-3 section moore FSM source code
flipflop
- flip flop unit designed in vhdl VHDL stands for VHSIC (Very High Speed Integrated Circuits) Hardware Descr iption Language.