资源列表
RX_ASYNC_for_module_UART
- Rx Async for module UART written in Verilog Libero Designer core generator.-Rx Async for module UART written in Verilog Libero Designer core generator.
TX_ASYNC_for_module_UART
- Tx Async fpr module UART written in Verilog Libero core generator.-Tx Async fpr module UART written in Verilog Libero core generator.
myfpga
- 详细描述设计过程 ① 指令格式设计 ② 微操作的定义 ③ 节拍的划分 ④ 处理器详细结构设计框图及功能描述(评分重点) a. 模块之间的连线单线用细线，2根及以上用粗线并标出根数及. b. 用箭头标明数据流向,例化时用到的信号名称应标在连线上 ⑤ 各功能模块结构设计框图及功能描述（评分重点） ⑥ VHDL代码、UCF文件、测试指令序列（每条指令的含义） ⑦ 实验总结，在调试和下载过程中遇到的问题 -Design Pr
lab6
- 详细描述设计过程和实验中遇到的问题，包括： ① 指令格式设计 ② 微操作的定义 ③ 节拍的划分 ④ 处理器详细结构设计框图及功能描述(评分重点) a. 模块之间的连线单线用细线，2根及以上用粗线并标出根数及. b. 用箭头标明数据流向,例化时用到的信号名称应标在连线上 ⑤ 各功能模块结构设计框图及功能描述（评分重点） ⑥ VHDL代码、UCF文件、测试指令序列（每条指令的含义） 实验总结，在调试和下载过程中遇到的问题
PS2_keyboard_interrupt-A
- 实现fpga读取PS2键盘的功能，内有完整的仿真文件-Implementation of FPGA read PS2 keyboard function, there are simulation file integrity of the
sixuanyi
- 该程序主要是用VHDL编程来实现四选一的电路设计，并可在此基础上修改。-This program is mainly used VHDL programming to achieve one of four selected circuit design, and can be modified on this basis.
Dchufaqi
- 用VHDL语言编程来实现D触发器以及它的各个功能。-VHDL language programming to achieve D flip-flop and its various functions.
Priority-encoder
- 用VHDL语言编程来实现优先编码器的功能。-VHDL language programming to achieve priority encoder function.
Programmable-Logic-Device-experiment
- 此文件为可编程逻辑器件的实验代码，包括vhdl和verilog语言，适合初学者，简洁，易于理解-This file is experimental code programmable logic devices, including vhdl and verilog language, suitable for beginners, simple, easy to understand
xapp774
- 基于tus5000评估板的VHDL源代码，用于超声波检测，xinlinx提供的-Based on the VHDL source code tus5000 uation board, used in ultrasonic testing, xinlinx provide
Elevator
- Simple vhdl code for elevator
cordic
- 用cordic实现正余弦波形发生器，内附详细代码注释以及testbench文件，适合初学者掌握cordic算法原理以及简单应用-With cordic achieve positive cosine waveform generator, containing detailed code comments and testbench files, suitable for beginners to master cordic algorithm and a simple application