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  1. prefixadder

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  2. prefix adder for addition of 2 inputs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:506.76kb
    • 提供者:neha
  1. counterbasedDPWM_D

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  2. 基于计数器的数字脉宽信号调制,用于电力电子设备pwm信号的产生-counter based digital puls width modulator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:365.94kb
    • 提供者:Arclank
  1. delayline_b

    0下载:
  2. 基于延迟线的数字脉冲宽度调制,用于电力电子设备的触发信号产生-puls wide modulator based on delayline
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:92.14kb
    • 提供者:Arclank
  1. s

    0下载:
  2. sram,np错误检测,对于sram中的np错误进行检测,具有非常好的速度以及故障覆盖率-sram, np error detection
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:164.07kb
    • 提供者:魏琥珀
  1. Uart_TX

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  2. 串口通信程序,可设置波特率,数据格式可更改-Serial communication program, you can set the baud rate and data format can be changed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:3.99kb
    • 提供者:余浩
  1. DSP_Builder

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  2. DSP Bulider入门资料。适合初学者入手-the DATA of TI dsp bulider ,this manul can use for primier hander,and you can master dsp bulider fasterly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:710.76kb
    • 提供者:吕攀攀
  1. The-design-of-the-38-decoder

    0下载:
  2. 三八译码器的构成、原理与设计方法 VHDL语言的设计技巧-The design of the 38 decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:51.4kb
    • 提供者:王程序
  1. The-state-machine

    0下载:
  2. 状态机实现序列检测器的设计,并对其进行仿真和硬件测试-The state machine implementation, the design of sequential detector and carries on the simulation and hardware test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:16kb
    • 提供者:王程序
  1. pro11

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  2. 异步fifo设计,使从B发送的数据能被A正确接收-Asynchronous fifo design, so that the data can be sent B to A is correctly received
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:99.46kb
    • 提供者:黄晓敏
  1. openfire_core_latest.tar

    0下载:
  2. openfire实现 microblaze机构的cpu代码,RISC CPU 的Verilog 设计源码,可综合。内含详细的设计文挡-openfire complete microblaze architecture cpu,RISC CPU Verilog sourcecode and documents
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:37.25kb
    • 提供者:
  1. conv-std-logic

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  2. This the code for convert binary number to integer number using std logic vector function. -This is the code for convert binary number to integer number using std logic vector function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.67kb
    • 提供者:backialakshmi
  1. aes

    0下载:
  2. Improved Method to Increase AES system Speed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:9.66kb
    • 提供者:ramana
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