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  1. multiplier

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  2. this a multiplier in VHDL-this is a multiplier in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:845byte
    • 提供者:ali
  1. 61EDA_D888

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  2. 基于Verilog HDL出租车计费系统的研制-Based on Verilog HDL Taxi Accounting System
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:416.04kb
    • 提供者:panda chen
  1. DES-HDL

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  2. 用HDL实现的DES加密算法,通过前仿真,希望对大家有帮助-HDL implementation of the DES with the encryption algorithm, by pre-simulation, we want to help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:27.06kb
    • 提供者:su
  1. VHDL

    0下载:
  2. 用VHDL语言设计七段显示译码器用VHDL语言设计七段显示译码器-VHDL language design with seven-segment display decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:518byte
    • 提供者:冷与
  1. lock

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  2. 设计一个8位串行数字密码锁控制电路 -Design an 8-bit serial digital code lock control circuit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:582byte
    • 提供者:冷与
  1. vhdl

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  2. 抢答器的vhdl设计 设计任务: (1)设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 (2)抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 (3)设置一个主持人“复位”按钮。 (4)主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,由指示灯显示抢答组的编号,同时扬声器发出2~3秒的音响。 扩展功能: (5)设置一个计分电路,每组开始预制100分,由主持人计分,答对一次加10分,答错一次减10分。 计要求: (1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.3kb
    • 提供者:冷与
  1. DISPLAYS_FINAL

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  2. Program in VHDL. Developed for the spartan 3 kit. It is composed of 4-bit adder, with the result in the display board. It blocks the conversion of binary to BCD and multiplexed displays.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:395.64kb
    • 提供者:Paulo
  1. chuankou

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  2. 基于VHDL串口通信,包括原理图和VHDL输入-VHDL-based serial communication, including schematic and VHDL input
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:256.45kb
    • 提供者:小陈
  1. tiaozhijietiaoqi

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  2. 本例子设计了调制解调器的VHDL代码,改模块完全使用文本输入-This example is designed modem VHDL code, and changed completely the use of text input module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:833.76kb
    • 提供者:小陈
  1. signalgenerator

    0下载:
  2. 使用VHDL编写的函数信号发生器,该模块使用文本输入-Written using the VHDL function signal generator, the module uses text input
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:358.69kb
    • 提供者:小陈
  1. shouhuoji

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  2. 使用文本方法编写的自动售货机的vhdl代码-Use a text methodology for the preparation of the vhdl code for a vending machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:35.14kb
    • 提供者:小陈
  1. xuliejianceqi

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  2. vhdl编写的序列检测器,包括模块以及顶层文件-vhdl prepared by the sequence detectors, including the module, as well as the top-level document
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:291.53kb
    • 提供者:小陈
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