资源列表
second&clk
- 开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路
JTD
- 一个定时，带数码管显示倒计时的交通灯的实现-A timer with digital display countdown to the implementation of traffic lights
PhaseMeasure
- 基于Altera FPGA的测频率工程文件，基于逻辑门的测频-The measured frequency of Altera FPGA-based project file, based on the frequency measurement logic gates
dianziqing
- 这是一个关于如何设计硬件电子琴的方案，里面是一个完整的程序，所用的语言是VHDL语言，能够完成硬件电子琴的基本功能。-This is a hardware keyboard on how to design the program, which is a complete program, the language used is VHDL, to complete the basic functions of the hardware keyboard.
ADS7870_CPLD
- ADS7870 Serial ADC Interface Using a CPLD
counter
- 同步清零的可逆计数器，带时钟分频 Verilog HDL语言编写-Synchronous clear reversible counter with clock divider Verilog HDL language
cache
- 利用VHDL语言，仿真cache与主存的关系，使用了类似数组的方法。-using vhdl,tell us the relation between cache and memory.
VGA
- 基于FPGA EPM1270芯片的VGA Verilog显示程序，已测试，完全正常使用，引脚已配好-VGA Verilog FPGA EPM1270 chip-based display program, test, and completely normal use, the pin with a good
vhdl-expert
- 深入学习硬件开发语言的书籍，通俗易懂，英文原版，权威准确。
vhdl-expert
- VHDL高级，在VHDL入门和深入的基础上，介绍VHDL的一些编程技巧，及性能优化措施。
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- 基础实验_01_多路复用器 ：4通道8位带三态输出-Experimental basis _01_ multiplexer: 4-channel 8 with a three-state output
edasheji
- 这是我写的关于用max+plusII实现的多功能函数信号发生器，包括三角波、方波、锯齿波-I wrote about the max+ plusII multi-purpose function signal generator, including triangular wave, square wave, sawtooth