资源列表
s_machine
- 单进程Moore状态机，st0到st4的五个不同状态间的转换。性能良好的同步时序逻辑模块； 与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂-Single process Moore state machine, st0 to st4 five conversion between different states. Good performance of synchronous sequential logic module Compare
Uso_Vetores
- Uso de vetores em vhdl( vector vhdl)
MC8051
- 摘要:分析了与标准8051 MCU 兼容的MC8051 IP 核结构原理与设计层次，详细论述了MC8051 IP 核的FPGA 实现与 应用方法。通过试验验证，其性能比标准8051 MCU 高，方便与系统其他模块的集成。在各种嵌入式系统和片上系统 中使用该IP 核具有重要意义。 关键词: 单片机； MC8051； IP 核； FPGA； VHDL-Abstract: This paper is compatible with standard 8051 MCU MC8051 IP c
UART
- 串口实验，很好用，我还有verilog HDL VHDL CPLD EPM1270 源代码-Serial experiments, very good, and I still have the source code verilog HDLVHDL CPLDEPM1270
seven_segment
- It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE-It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE...
FPGA-debounce
- 1. 修改程序完成以下功能：1）四个按键的操作：按键1为“加1”，按键2为“减1”，按键3为”移动” 2)通过按键实现实验箱上8个数码管任意一个数码管数值的加减；3）数码管应为动态扫描。 -Modify the program performs the following functions: 1) the operation of four buttons: Button 1 "plus 1" button 2 "by 1" key 3 "mobile" 2) key to achieve
exp5_clock
- VHDL语言编写的数字钟 具有清零、暂停、调整时间等功能-VHDL language of the digital clock has a clear, pause, adjust the time function
zkrMtr
- 1 button counter vhdl project
TDTS01-Final-Report
- implementing data encription standard in vhdl
verilog_anjianxiaodou
- quartus II下FPGA的基于verilog的按键消抖程序设计-Based verilog the key debounce procedures of design
ManchesterEncoding
- FPGA实现的曼切斯特编码 VHDL语言-Manchester Encoding based on FPGA
Released-FPGA-CODE-AD9289-RevD
- AD9289的控制 使用Verilog语言