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  1. DA

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  2. DA转换 基于FPGA 用verilog编写 基于basys2开发板-DA FPGA VERILOG BASYS2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:406.12kb
    • 提供者:赵安江
  1. CCD-driver

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  2. CCD芯片驱动VHDL程序,CCD型号TC253SPD -CCD chip driver VHDL program, CCD models TC253SPD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:406.13kb
    • 提供者:路政西
  1. CODE

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  2. TCD1206图像传感器 VHDL 驱动说明及编程设计-TCD1206 VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:406.16kb
    • 提供者:ilmonica
  1. modu

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  2. this the verilog code that performs the modulus function ... most importantly it is synthesisable... uses the repeated sub algorithm-this is the verilog code that performs the modulus function ... most importantly it is synthesisable... uses the repe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:406.19kb
    • 提供者:mma32
  1. ad5348controller

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  2. TI公司生产的8通道12位的高速DAC,AD5348,用VHDL状态机法控制-TI company' s 8-channel 12-bit high speed DAC, AD5348, used for controlling a state machine VHDL
  3. 所属分类:VHDL编程

    • 发布日期:2017-04-17
    • 文件大小:406.22kb
    • 提供者:jeffery
  1. 01.Anvyl_SW_LED_Demo

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  2. spartan6led流水灯,实现开发板的led灯流水显示,给初学者用的-spartan6led water lights, led lights to achieve water development board display, use for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:406.29kb
    • 提供者:黄杰
  1. schk

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  2. 用状态机实现序列检测器的设计,熟悉用状态机设计各种序列检测器的思路和方法-Sequence detector state machine design, familiar with the ideas and methods of the various sequence detector state machine design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:406.32kb
    • 提供者:沈桑霞
  1. muart_latest.tar

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  2. vhdl minimal uart core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:406.34kb
    • 提供者:Joe
  1. UpDownCounter

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  2. an up down counter in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:406.42kb
    • 提供者:ash
  1. Programmable-Logic-Device-experiment

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  2. 此文件为可编程逻辑器件的实验代码,包括vhdl和verilog语言,适合初学者,简洁,易于理解-This file is experimental code programmable logic devices, including vhdl and verilog language, suitable for beginners, simple, easy to understand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:406.46kb
    • 提供者:yuanyuancai
  1. Crash.the.Simulation.Barrier

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  2. 确实是 介绍synplicity.的一本好书-synplicity.synplicity.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:406.47kb
    • 提供者:tang
  1. ModularDesign

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  2. 一个简单的Modular Design设计,源代码,分别用Verilog和VHDL两种语言描述,本设计顶层模块由3个子模块组成.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:406.52kb
    • 提供者: 程凯
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