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-slot-machine
- 按键分别表示1，2，3，4元商品，数码管显示10，20，30，40，选择商品后，投币时这里支持20，50也即2，5元币值，也可同时投入。最后数码管显示找零和投入币值数，且对应各种情况的灯亮-The buttons represent 1, 2, 3, 4, Product, digital display 10, 20, 30, 40, the choice of goods, coin here to support 20,50 2,5 currency can also be put int
xapp355
- Serial ADC Interface write in VHDL based on xilinx cpld
RANS-SCHEM
- RANS SCHEM IMPLEMENTD VHDL
URAT_VHDL
- FPGA鑺
thecode
- 基于FPGA的多路选择器程序，非常适合初级菜鸟学习使用入门程序，欢迎大家下载学习-FPGA multiplexer based procedures, very suitable for learning to use primary rookie entry procedures, are welcome to download the learning
FSK_demodulation_VHDL
- 基于FSK解调的VHDL程序，有详细的注释说明，并在最后附上仿真图，便于理解和验证。-VHDL-based FSK demodulation process, a detailed explanatory notes, and attached in the final simulation map, easy to understand and verify.
04-led
- 这是一个成功的控制LED显示的VHDL和Verilog源代码，已在DH－33001开发板上调试成功。-This is a successful control LED display of VHDL and Verilog source code, in the DH-33 001 development board debugging.
VerilogHDL
- VerilogHDL,对初学者很有帮助的,可以一下的!-VerilogHDL, very helpful for beginners, you can look in!
Huawei-FPGA-design-flow-guide
- 华为公司对FPGA设计的基本要求，为以后在大公司工作奠定相关的基础。-Huawei FPGA design flow guide
Financial
- FPGA High level synthesis 软件impulse c例程，商业应用-FPGA High level synthesis software impulse c routine, commercial application of
eda
- EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时
Ex02_BCD
- 用FPGA实现BCD功能，提供源代码，并配有文字说明。适合初学者看，语言为VHDL语言。-Realizing the ability of BCD with FPGA.Use VHDL.There are also exploin in Chinese,which is suitable to the freshman.