资源列表
Lab1
- DE2-70七段数码管代码点亮最后一个数码管其它数码管关闭-DE2-70 seven-segment LED
sinw
- 用verilog写的正弦波发生器，QuartusⅡ环境-Sine wave generator written in Verilog
exp3
- 指令设计实现及CPU控制器设计verilog实验报告，含源代码-The design and implementation of instruction and the CPU controller design verilog experimental report, including source code
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- 手把手教你学CPLD／FPGA设计（四）Taught you learn CPLD / FPGA Design (D)-Taught you learn CPLD/FPGA Design (D)
TX
- 串口发送控制程序！在一帧的发送下，经过串口协议编写的硬件描述语言verilog！-Serial transmission control program!
AlteraFPGACycloneDemo5-charlcd1
- Example shows how to program Altera FPGA Cyclone Family using VHDL Programming Language
soundsample
- 语音采集,直接在QUARTUSII中打开调试.
zzchufaqi
- vhdl 除法器 eda课程设计用。 设计一个两个五位数相除的整数除法器。用发光二极管显示输入数值，用7段显示器显示结果十进制结果。除数和被除数分两次输入，在输入除数和被除数时，要求显示十进制输入数据。采用分时显示方式进行，可参见计算器的显示功能。-divider vhdl eda curriculum design purposes. Design a two five-digit integer divider division. Enter the value with the lig
cheng
- 5位带符号的乘法器设计，语言VHDL，课设必备-5 signed multiplier design, VHDL language, class required
modelsim_10.1d破解工具
- modelsim_10.1d破解工具 modelsim_10.1d破解工具(modelsim_10.1d crack tools)
flybird
- 在开发板EGO1上实现的小鸟游戏，有详细地模块说明，使用vivdao平台实现(Bird board game on the development board EGO1, a detailed module descr iption, the use of vivdao platform)
brentkung_adder
- Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档