资源列表
StaticPLL
- 介绍FPGA中数字锁相环的设计方法和应用的文档-Introduction of Digital Phase-Locked Loop FPGA design methodology and application documents
ramIPcore
- 基于quartusII的ram调用，利用FPGA自身的blockram创立ram的ip core-Based on the ram quartusII calls itself blockram created using FPGA ram' s ip core
Verilog_primer_V1.1
- Verilog HDL 语言的编码规范。详细介绍了verilog HDL编码的注意事项和基本规范。分为可综合部分，仿真专用部分以及nc-verilog仿真环境的建立。-Descr iption of Verilog HDL coding. containing synthesisable language, simulationable language and how to construct a proper environment.
VHDLman
- VHDL book for reference-VHDL book for reference
ep3c
- nios9.0下载epcsXX不能自举问题，内含补丁、例程。网友提供，但这位伟大的网友目前找不到。-nios9.0 BUG
sign
- FPGA实现序列发生器，用MEALY状态机实现-failed to translate
game
- （1）设计一个由甲、乙双方参赛，有裁判的 3 人乒乓球游戏机。 （2）用 8 个(或更多个)LED 排成一条直线，以中点为界，两边各代表参赛双方的位置，其中一只点亮的 LED 指示球的当前位置，点亮的 LED 依此从左到右，或从右到左，其移动的速度应能调节。 （3）当“球”(点亮的那只 LED)运动到某方的最后一位时，参赛者应能果断地按下位于自己一方的按钮开关，即表示启动球拍击球。若击中，则球向相反方向移动；若未击中，则对方得 1 分。 （4）一方得分时，电路自动响铃 3s，这期间发球
ddsb
- DDS波形发生器，通过改变频率控制字来改变输出波形的频率。波形的数据实现存在ROM表中，通过时钟触发来读取。-DDS waveform generator, by changing the frequency control word to change the frequency of the output waveform. The data waveform ROM table to achieve there, triggered by the clock to read.
timer
- this 1 ms timer and 1024 counter .-this is 1 ms timer and 1024 counter .
cf_dpsk.rar
- 用VHDl语言写的一个DPSK的调制和解调程序，该程序可以实现相对相位调制解调。可以运行在xilinx ISE 或者是QuartusII下。 ,VHDl written in a language with DPSK modulation and demodulation process, the program can be achieved relative phase modulation and demodulation. Can be run on xilinx ISE or Qua
songer
- VHDL乐曲演奏电路 1.设计题目：乐曲演奏芯片设计 2.设计要求：至少三首乐曲,可独立播放,也可循环播放-VHDL play circuit music 1. Design topic: music playing chip design 2. The design requirements: at least three songs, can independence play, also can looping
ps2_ise7_bak
- THIS CODE VERY GOD FOR DRIVE PS2 THISE CODE IS TESTED CRYSTAL 40MHZ RESET VERY IMPORTANT KEY IN THIS PROGRAM