资源列表
adder
- 可加可减器，使用verilog编写，4位加减器。-Can be increased or decreased, verilog prepared 4 addition and subtraction.
cpu00
- VHDL cpu MUTIPYL ADD SUB JMP SHIFTL -VHDL cpu MUTIPYL ADD SUB JMP SHIFTL
FPGA
- 本文讲述了FPGA设计的典型27例，源代码详细完整，有利于初学者快速入门。-This article describes 27 cases of typical FPGA design, detailed and complete source code, help for beginners Quick Start.
10bitADS
- 此VHDL程序是实现与单片机通讯，实现用单片机8个IO口控制FPGA做AD转换，且AD转换芯片是10bit，作高速AD转换。-This VHDL program is to achieve single-chip communication, control FPGA using a single-chip 8 IO port AD converter AD converter chip is a 10bit, for high-speed AD converter.
Chapter-stuff
- FPGA class notes - overheads
xilinx-forHDLDesigns
- VIRTEX原语库文件的中文文档，非常适合初学者和学习xilinx原语的同志学习-VIRTEX primitives library file Chinese documents, very suitable for beginners to learn and learn from Comrade xilinx primitives
DE2_70_Control_Panel_v1.3.0
- DE2-70开发板中附带的控制面板，可以读取存储器中的数据，这个可以正常连接和读取，有好几版本的，有的不能用，而这个经过我亲自测试。-DE2-70 development board comes with a control panel, you can read the data in the memory, this can be properly connected and read, there are several versions, and some can not be used
同步FIFO设计
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
versatile_fifo_latest.tar
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。-versatile_fifo
38coder
- 实现一个38译码器电路功能的vhdl代码。-Realizing the function of a decoder circuit 38 VHDL code.
FPGA_Test_Cap
- 波形采集示例源码，在Quartus II 9.1 SP2环境下编译通过。-Waveform acquisition sample source code, compiled by the Quartus II 9.1 SP2 environment.
CordicSquare
- Cordic Square算法的使用.适合初学者学习Cordic 算法-The use of the Cordic Square algorithm suitable for beginners to learn the Cordic algorithm ...