资源列表
dds
- DDS数字函数信号发生器，采用VHDL编写，可以产生正弦波、锯齿波、三角波信号，信号的频率和相位都可调。-DDS Digital Function Generator using VHDL write, you can produce sine, sawtooth, triangle wave signal, the signal s frequency and phase are adjustable.
VHDL超声波测距源代码
- VHDL超声波测距源代码,大家看看，发表下意见。
afifo
- verilog编写的异步FIFO代码，功能仿真时是正确的。-verilog code written in asynchronous FIFO, functional simulation is the right time.
lut_mult
- 基于查找表的乘法器实现，verilog编写，Modelsim测试-use lut realize the mult
float_multi_module
- 单精度浮点数乘法器，用组合逻辑资源实现，-Single-precision floating-point multiplier, using a combination of logic resources
epm3128a
- dsp28335，索思达电子开发板28335evm-1开发板搭载的CPLDepm3128a的VHDL核心源代码-dsp28335, Suo Sida electronic board 28335evm-1 development board equipped CPLDepm3128a of VHDL core source code
frequencyZDC
- 有效位为四位十进制数的数字频率计，实验板上有一个标准时钟发生电路，为计数闸门控制电路提供一个标准8Hz信号，计数闸门控制电路控制4位十进制计数器从第三秒开始计数一秒钟，计数的个数就是待测输入信号的频率。第四秒停止计数，其中前7/8秒保持计数值，后1/8秒计数器复位。然后再计数一秒，保持计数值一秒，如此循环。-Digital frequency meter
fir_filter
- 一种fir滤波器的verilog程序，非常实用-fir filter very good write by verilog
uart-driver
- STC12LE5A32S2单片机的串口收发驱动函数，包括串口初始化，串口读写函数。-STC12LE5A32S2 single-chip serial transceivers drive functions, including the serial read and write operations.
counter
- 一个100MHZ的时钟信号经过分频器得到1HZ信号，然后输入到三位计数器中，计数器的输出在相应的FPGA上的LED灯上展示。该程序主要包含四部分：测试文件、顶层文件、分屏器模块和计数器模块。-100MHZ clock signal through a divider to get 1HZ signal, and then input to the three counters, the output of the counter displayed on the corresponding LE
data_type_change
- vhdl 中各种数据类型的转换实现,可以调用函数库实现-date type change
videocpt
- 用VHDl语言实现高速视频数据采集模块代码-High-speed video data acquisition module code language used VHDl