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  1. lapsa

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  2. 这是清华大学电子系的一个课程作业,要求学生用VHDL实现LAPSA协议。-This is the Department of Electronics, Tsinghua University, one course of operation, require students to achieve LAPSA agreement with VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.78kb
    • 提供者:邱春晖
  1. hello_world

    0下载:
  2. FPGA SOPC设计的uart串口 NIOS II中的程序 自己亲自做的 在串口调试工具中成功调试-FOGA SOPC UART NIOS II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.78kb
    • 提供者:宋冬锋
  1. Design-AND-gate

    0下载:
  2. 通过应用QUARTUSII开发软件对与门的设计(二输入)和D触发器的设计。 -QUARTUSII development through the application of software and door design (two inputs) and the D flip-flop design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.78kb
    • 提供者:renee
  1. trafic

    0下载:
  2. traffic.v&test stimulas ,traffic control system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.78kb
    • 提供者:张雷
  1. uart_an_jian

    0下载:
  2. verilog描述的串口,能够接收数据,发送数据采用按键触发-Verilog descr iption of the serial port, receive data, send data using the trigger button
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.78kb
    • 提供者:MR_shang
  1. gc

    0下载:
  2. 光栅尺4倍频. QDC24 4倍频 计数. XOXY 总线读写. FILTER8 输入滤波.-24BIT COUNT
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.78kb
    • 提供者:wk
  1. eda

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  2. 这是基于vhdl的电子密码锁课程设计代码-This is based on the electronic code lock vhdl curriculum design code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.77kb
    • 提供者:???
  1. test_i2c_2

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  2. Testbench part 2 for an i2c controlling an I2c slave device
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.77kb
    • 提供者:SS
  1. DECODER416

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  2. 4-16 译码器(4 输入16 输出译码器)-4-16 decoder (4-bit input 16-bit output decoder)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:1.77kb
    • 提供者:cry
  1. ds1302_drive_program

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  2. 基于Verilog hdl的ds1302芯片的驱动程序-Ds1302 chip driver programme based on Verilog HDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.77kb
    • 提供者:刘邦
  1. rxd

    0下载:
  2. 自己编写的串口UART的接收Verilog模块,支持中断和查询方式接收,对信号的畸变适应能力强。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.77kb
    • 提供者:YongZhiLi
  1. barrel-shifter-verilog

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  2. this code is used for implementation of barrel shifter using verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.77kb
    • 提供者:appolo
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