资源列表
VGA_Module
- VGA显示汉字的VHDL源代码，通过VHDL硬件描述语言实现VGA显示汉字。-VGA display Chinese characters in the VHDL source code
HDB3_
- 利用verilog语言编写的HDB3编码器。-HDB3 encoder using Verilog language.
reverse
- vhdl实现对直流电机的控制
LCD
- tao library cho thu vienm pic 16f8-tao library cho thu vienm pic 16f877
VCO_WITH_PLL
- Plain VHDL (only for simulation, NOT for synthesis)
ro_cnt
- 小型的计数器编码，采用verilog语言，经测试可通过
用VHDL语言实现四人智力竞赛抢答器的设计
- 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb，进行锁存的同时发出aim信号实现声音提示，并使count模块进行答题时间的倒计时，在计满100妙后送出声音提示； 2、用ch41a模块将抢答结果转换为二进制数； 3、用sel模块产生数码管片选信号； 4、用ch42a模块将对应数码管片选信号，送出需要的显示信号； 5、用七段译码器dispa模块进行译码。
temperature
- 使用FPGA控制18B20达到温度采集过程，并显示在数码管上。-Achieved using the FPGA control 18B20 temperature acquisition process and display the digital pipe.
stateRevisited.tar
- simple example of a finite state machine with test bench
half_add
- half adder in verilog
SyncFIFO
- dual-port synFIFO with programmable depth and length, course project, do not use for commercial.
FPGA_ID
- FPGA_ID descr iption and architecture (code source)