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  1. Multiplexer

    0下载:
  2. Source code of multiplexer on VHDL. The compilation is done in Quartus II for Cyclone II.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:447.97kb
    • 提供者:Dave
  1. Shiftregister

    0下载:
  2. A simple realisation code of a shift register written on VHDL in Quartus II for Cyclone II. The programm can store or shift the input data to left or right depending on which mode is chosen.Can be useful for the students.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:154.65kb
    • 提供者:Dave
  1. ddr

    0下载:
  2. 跳舞机的源程序,觉得还不错,各位XDJM可以借鉴-Dance Dance Revolution source, that is not bad, can draw
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:399.1kb
    • 提供者:eagle
  1. pinlv_ji

    0下载:
  2. 能够测量外部信号的频率,并显示。程序内部能产生三种频率的信号,以便对频率计进行调试-To measure the frequency of the external signal, and displayed. Process can produce three kinds of frequencies within the signal, in order to debug the frequency meter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:544.2kb
    • 提供者:大机子
  1. FPGA_developer

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  2. FPGA开发攻略,对提高你的FPGA开发水平,编写高效的FPGA有很大的帮助,最好有FPGA开发基础-FPGA development Raiders , raising the level of your FPGA development, preparation and efficient FPGA great help, preferably based FPGA development
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.74mb
    • 提供者:sjl
  1. clock

    0下载:
  2. 嵌入式课程设计之数字时钟,源程序和电路图都有。-Digital clock embedded curriculum design, source code and schematics are.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:66.64kb
    • 提供者:龙虾
  1. pq208_pinout

    0下载:
  2. spartan fpga pin details
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.13kb
    • 提供者:shahul
  1. pq208_footprint

    0下载:
  2. foot print for xilinx spartan fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:26.6kb
    • 提供者:shahul
  1. The_useage_of_pipeline_in_the_interface

    0下载:
  2. 描述一种流水线操作在系统接口中的重要应用-Describe a pipelining in the system interface of the important applications
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:83.96kb
    • 提供者:hunter
  1. par_addsub

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  2. adder subtreactor verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:531byte
    • 提供者:shahul
  1. ip

    0下载:
  2. ip design in xilinx edk tutorial easy to do procedure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:456.14kb
    • 提供者:shahul
  1. Design_and_implementation_of_pipeline_structure_of

    0下载:
  2. 描述基于FPGA的图像滤波的流水线结构设计与实现-Descr iption of image filter based on FPGA Design and Implementation of the pipeline structure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:210.69kb
    • 提供者:全球
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