资源列表
UART_16750_vhdl
- UART串口FPGA源文件，VHDL设计文件，兼容16750-UART FPGA VHDL 16750
verilogiic1121
- fpga通过i2和e2prom通信，调试通过，可以直接拿来用-the test is ok
guangshanchi
- 实现光栅的四分频以及相位的判断和脉冲的计数，实验调试通过-THE TEST IS OK
lcd12864
- 实现对LCD12864的中英文调试，已经验证通过-the LCD12864 TEST IS OK
project2
- 关于verilog有限状态机的设计，可以供初学者对有限状态机的设计有初步了解-About verilog finite state machine design, finite state machine for beginners to have a preliminary understanding of the design
project1
- fpga应用开发简单的小工程，供初学者学习-fpga simple little application development projects, for beginners to learn
Verilog-codes-on-various-logical-functions
- Useful verilog programs on various logical functions like D Flip-Flop, DSP butterfly unit, Multiplexers, etc.
test6
- 本实验就是利用实验系统中的按键开关模块和 LED 模块以及数码管模块来实现一个简单的七人表决器的功能。按键开关模块中的键 1～键 7 表示七个人，当按键开关输入为‘ 1’时，表示对应的人投同意票，否则当按键开关输入为‘ 0’ 时，表示对应的人投反对票； LED 模块中 D1 表示七人表决的结果，当 LED1 点亮时，表示此行为通过表决；否则当 LED1 熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来-This experiment is the use of the expe
test5
- 本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上 显示相应的键值。在实验中时，数字时钟选择 1KHZ 作为扫描时钟，用四个拨动 开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进 制的值。 实验箱中的拨动开关与 FPGA 的接口电路，以及拨动开关 FPGA 的管脚连 接在实验一中都做了详细说明，这里不在赘述。-The experiment required to complete the task in the role of the clo
test4
- 本实验要求完成一个二十进制的计数器，并且通过数码管进行静态显示。在 实验中时， 选择系统时钟作为输入时钟（ clk），，用两个按键输入， 当键 8 高电平， 进行复位，当键 8 低电平，键 7 高电平时，进行时能计数，所计的数在数码管上 进行显示。-This experiment requires the completion of a two-decimal counter and through digital static display. In the experiment,
test3
- 本实验的任务就是利用 Quartus II 软件的文本输入，产生一个基本触发器， 触发器的形式可以是与非门结构的，也是可以或非门结构的。实验中用按键模块 的用键 7 和键 8 来分别表示 R 和 S，用 LED 模块的 LED D1 和 LED D2 分别表示 Q 和Q 。在 R 和 S 满足式（ 2）的情况下，观察 Q 和Q 的变化。-The experiment task is to use Quartus II software, text input, generates a
test2
- 1、用 VHDL 语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语 句描述的区别。 2、通过仿真下载并通过硬件验证实验结果。-1, different statements are described in VHDL language task selector, and distinguished by comparing different statements compiled simulation described. 2, and verify the results