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  1. dekoder

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  2. dekoder code s Gray to cod „ 1 from 16”. This is program i VHDL-dekoder code s Gray to cod „ 1 from 16”. This is program i VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:226.45kb
    • 提供者:adziolek
  1. automat

    0下载:
  2. automat. in VHDL. This was write in xillinix program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:269.61kb
    • 提供者:adziolek
  1. dianyabiao

    0下载:
  2. 数字电压表vhdl源程序,一个很不错的东西,欢迎大家有点帮助。-Vhdl source digital voltage meter, a very good thing, welcome to some extent.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:2.52kb
    • 提供者:张炯
  1. LMX2347

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  2. VHDL code for LMX2347(Phase lock loop)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:535byte
    • 提供者:praveen kumar
  1. sy9

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  2. 交通灯 VHDL 程序,程序功能:红灯绿灯各9秒,黄灯3秒-Traffic lights VHDL program, the program features: 9 seconds of red light and green light, 3 seconds of yellow light
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.13kb
    • 提供者:felix
  1. miller_decode

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  2. miller整体解码模块没有作成功,但是应该离重点不远。有高手给指点下把-miller overall lack of success of decoding module, but the focus should be not far away. Have a master to the point under the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:266.08kb
    • 提供者:kinki
  1. state

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  2. verilog语言编写的miller解码的状态转换模块,这个是仿真成功了的-verilog language miller decoding module state transition, this is the successful simulation of the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:268.81kb
    • 提供者:kinki
  1. out

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  2. verilog语言编写的米勒解码的输出模块加仿真波形正确了-Miller verilog language decoder output waveform simulation module plus correct
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:229.43kb
    • 提供者:kinki
  1. BMD.RAR

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  2. xilinx BMD ver 10 pciexpress testbench for master design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:15.33kb
    • 提供者:kventin
  1. main

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  2. Simplest VHDL code, flashing LEDs, for spartan 3an7-Simplest VHDL code, flashing LEDs, for spartan 3an700
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:928byte
    • 提供者:kvasir
  1. are_you_pld_metastable

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  2. cypresss出品的,讲述FPGA 亚稳态 问题的好资料。阐述清晰到位。 -Metastable problem solution by Cypresss
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:262.24kb
    • 提供者:seiya
  1. Verilog

    0下载:
  2. vreilog资料,供大家学习下载,希望大家有什么好的资料共享下,-verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.63mb
    • 提供者:qiang
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