资源列表
count_0
- 利用控制器和数据通道组成的连续16bits中两个1之间间隔0个数最大的计数器。包括顶层模块，控制器模块和数据通道模块的Verilog源码和时序仿真波形。-Continuous 16bits using the controller and data path in intervals of two between 1 and 0 of the largest number of counter. Including the top module, controller module and da
ps2_interface
- 封装PS2接口驱动，用verilog编写！适用于键盘，鼠标等PS2接口的器件。-failed to translate
marso
- 关于51单片机的实用教程，适合新手使用，有空可以看下。- i dont konw
verilog--traffic-lights
- 基于verilog的交通灯程序，实现了定时的灯的转换-verilog procedures for traffic lights
verilog--password-lock
- 基于ＦＰＧＡ的密码锁 verilog- verilog FPGA password lock
push-pull--vhdl
- vhdl 拔河，实现二人游戏-push-pull vhdl
dzqin
- 运用FPGA编写了一个简易电子琴，按不同的键就可以发出相应的声音，并且可以存储，按下一个键时就可以将存储器中的内容输出 发出相应的音节-Use the FPGA to write a simple keyboard, press different keys can be issued the corresponding sound, and can be stored, press a key on the contents of the memory can be output to iss
OpenSource-FPGABitcoinMiner
- 这个是国外的开源 FPGA 挖矿开源代码，纯 搬运-opensource Verilog bitcon miner from gitb
jing
- 用VHDL语言编程一个具有秒计时，定时的数字时钟，其中包括程序，图示，仿真结果及报告。-VHDL programming a stopwatch, digital clock timing, including procedures, icon, simulation results and reports.
modelsim_example_c
- modelsim仿真，大量vhdl程序，验证，很有价值！-The ModelSim Simulation, a large number of VHDL procedures, validation, great value!
eda2
- 7段显示译码器的输入为：IN0…IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制），输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。-failed to translate
eda1
- 根据自己需要输入相应的分频系数，最后仿真得到相应的结果....非常好用-failed to translate