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  1. ad7665pll

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  2. AD7665的控制程序,8路AD穿行,到FPGA中进行了并行转换,16位模式,从模式-AD7665 control program, AD through 8 road, into the FPGA parallel conversion, 16 bit pattern from the pattern
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:3.12kb
    • 提供者:shujian
  1. vhdl-Language-routine-highlights

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  2. 工程中常用的VHDL控制模块,包括三态门,SDRAM,FIFO,PLL,RAM,FIlter等模块,非常实用的工程代码-Control module of VHDL is commonly used in engineering, including the tri-state gate, SDRAM, FIFO, PLL, RAM, FIlter module, very practical engineering code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:284.61kb
    • 提供者:shujian
  1. testad

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  2. 此模块是FPGA系统中的指示模块,可分别指示系统的正常工作,程序烧写,工作模式,等状态,控制5个LED的状态来达到指示系统工作的目的-This module is the instructions in the FPGA system module, can the normal work of the indicator system respectively, burn written procedures, work patterns, such as state, control the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:780byte
    • 提供者:shujian
  1. mul

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  2. 带符号数的乘法器,包含补码与原码之间的转换-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:783.43kb
    • 提供者:panpan
  1. zlg-SOPC-code

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  2. zlg SOPC code,the useage of SOPC example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:182.51kb
    • 提供者:qchwu
  1. beep_interface

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  2. 这些代码为 对于基本的FPGA使用模块beep进行了例化 在工程 系统级建模时只需要直接调用就好了-The code for the basic FPGA using the module beep instantiated only need to be called directly in the engineering system-level modeling like
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:417.69kb
    • 提供者:zhanghaibin
  1. test

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  2. 数字中频正交解调的matlab仿真程序,简单带通信号的正交解调实现-Digital IF quadrature demodulation matlab simulation program, a simple bandpass signal quadrature demodulator to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-07-20
    • 文件大小:1kb
    • 提供者:黑波
  1. cnt10

    0下载:
  2. 十进制计数器 只使用信号量 非使用变量 -failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:19.26kb
    • 提供者:wujae
  1. Check101

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  2. 检查O10连续信号并输出结果,当存在连续010信号时输出1-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:16.63kb
    • 提供者:wujae
  1. fpu_v19

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  2. 浮点数运算的VHDL代码实例,实现CPU浮点运算-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:329.67kb
    • 提供者:wujae
  1. VHDL

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  2. VGA图像显示控制器设计.基于VHDL描述的VGA显示控制器,通过FPGA控制CRT显示器显示色彩和图形。完成的功能包括64种纯色的显示、横向和纵向彩色条幅的显示以及正方形色块的运动与控制。-VGA image display controller design based on VHDL descr iption of a VGA display controller, FPGA control CRT display color and graphics. Completed feature
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:936.26kb
    • 提供者:李丛阳
  1. func_gen

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  2. 实现一个简易函数信号发生器的功能。系统上电后,默认输出低电平(无波形),默认初始频率为1KHz。波形输出频率可由开发板上的拨码开关SW0~SW3调节,可调范围为1KHz到2KHz,步进量为100Hz。波形由开发板上的DAC_A口输出。共有方波和三角波,正弦波三种波形可供选择,用户只需将开发板上的拨码开关SW6~SW7置成不同取值组合,就可以输出不同波形。其中方波的占空比可以用开发板上的按键开关BTN0~BTN1调节。系统重置按键为开发板上的按键开关BT7。另外,实验验收后我继续加入了锯齿波输出的
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:87.18kb
    • 提供者:李丛阳
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