资源列表
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- 调用FPGA中的IP核的RAM的顶层文件-Call the FPGA IP core RAM top-level file
d_latch
- 使用VHDL编写的D触发器的简单程序，实现其功能-Simple and practical program written in VHDL D flip-flop
WirelessCommuncationFPGADesign(code)
- 无线通信FPGA设计的所有代码，包括Verilog和Matlab版本。-Verilog and matlab code of wireless communication on FPGA design.
xinhaofashengqi
- 多功能信号发生器使用说明书 1.按键部分的使用 K1表示递增锯齿波、K2表示递减锯齿波、K3表示三角波、K4表示阶梯波、K5表示方波、K6表示正弦波、A表示整数部分幅度调节（步进值1V）、A.表示小数部分幅度调节（步进值0.1V）。最后两个按键留作以后升级使用。 2.拨码开关的使用 本次设计使用的是8位的拨码开关，第8位（FC）代表调频，拨通即可调频，第7位（ZANKONG）代表调整方波的占空比，拨通即可调占空比。开关拨通即相应的CPLD输入口为高电平。-Versa
EDA
- 我的EDA课程设计 Verilog HDL 自动售票机的实现 ·设计目标： 本设计完成基于Verilog HDL的自动售票系统，综合软件用Quartus II8.1。 本自动售票系统可以完成1元、2元、3元、4元四种票的自动售出，货币种类可以是1元、5元、10元、50元、100元，能自动找零和显示 ·总体设计： 共有四个主要模块和一个顶层模块：四个模块分别是主控模块、统计模块、出票模块和找零模块；顶层模块负责各模块间的连接，组成一个可用的自动售票系统。-My EDA
or1200_ep3c16_board
- OpenRisc是OpenCores组织提供的基于GPL协议的开放源代码的RISC（精简指令集计算机）处理器。有人认为其性能介于ARM7和ARM9之间，适合一般的嵌入式系统使用。最重要的一点是OpenCores组织提供了大量的开放源代码IP核供研究人员使用，因此对于一般的开发单位具有很大的吸引力。-OpenRisc is based organizations OpenCores the GPL open source RISC (Reduced Instruction Set Computer
wishbone
- Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(
shizhong
- VHDL时钟芯片设计，走时加显示,用于XC3S50-TQ144，引脚已定义，可直接载入运行-VHDL clock design with display
uart_tx
- It is an UART interface that is written by me in VHDL to receive and send datas from/to FPGA.
ddr3_uniphy_siv_example_restored
- A system that is written in Verilog to be able to read and write data to a DDR3 RAM by Altera FPGA
chuzhuche
- 基于开发板制成的出租车计费器，适用于大学生的课程设计-Based development board made of taxi meter for college curriculum design
xiyiji
- 基于开发板制成的洗衣机，对于大学生的课程设计很适用-Washer made based development board, designed for college courses is applicable