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project2
- 关于verilog有限状态机的设计，可以供初学者对有限状态机的设计有初步了解-About verilog finite state machine design, finite state machine for beginners to have a preliminary understanding of the design
assertion_interface_classes
- Assertion and Interface Classes Examples in System Verilog.
evi
- 燃油调节器防喘装置试验台测控系统的设计-Anti-surge devices fuel regulator Measurement and Control System
AD_sample_100Mhz
- 用Verilog编写的FPGA AD采样 用Verilog编写的FPGA AD采样-AD_sample_100Mhz
Digital-clock
- 设计一个数字钟，使用vhdl语言进行编写，以上是源程序-The design of a digital clock, using VHDL language, the above is the source
EP1C3-uart_1_verilog
- EP1C3-uart_1_verilog,程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。 串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-EP1C3-uart 1 verilog, implements a program
shifter_8bit
- 此实验实现一个8位的循环移位寄存器，移位的频率是2Hz，移位的方向（左移或是右移）可控。为了能显示移位的结果，我们采用一个数码管的8个段来表示这个寄存器的值。-The experimental realization of an 8-bit cyclic shift register, the shift frequency is 2Hz, the shift in the direction (left or right) control. In order to show the resul
modelsim-tools-tutorial
- modelsim仿真工具教程 对于新手很有帮助-modelsim simulation tools tutorial
modelsim_guide_cn
- 使用ModelSim进行设计仿真ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。ModelSim常见的版本分为ModelSim XE和ModelSim SE两种，ModelSim版本更新很快-Design simulation using ModelSim HDL simulator ModelSim is, we can use the so
modelsim-guid
- modelsim 的使用初级教程，可为学习modelsim参考用-the use of primary modelsim tutorial reference for the study modelsim
modelsim-book
- modelsim仿真教程，教你如何使用modelsim的简明教程。-modelsim simulation tutorial to teach you how to use a simple tutorial modelsim.
Modelsim_use
- 这个文档主要讲解了一些快速入门Modelsim的一些知识，有一些详细操作过程。-This document is intended to explain some of the Quick Start Modelsim some knowledge, some detailed operation.