资源列表
好用的UART程序
- 实现硬件和PC的UART互联通信！ 实验证明，功能正常
adaptive_lms_equalizer
- 自适应算法的verilog实现，是一个很好的学习例子(The adaptive algorithm verilog implementation is a good example of learning)
xds100v2-CPLD
- xds100v2 CPLD 源码 配置 xds100v2 CPLD 源码 配置-xds100v2 CPLD SOURCE xds100v2 CPLD SOURCE
bus-invertcoding
- verilog code for bus invert coding
fre_counter
- 用verilog实现的确数字频率计,内部含有各个功能模块-Verilog implementation is actually using digital frequency meter
usb_xilinx_vhdl
- usb开发代码 基于VHDL语言的FPGA-usb development of VHDL-based FPGA code
eetop.cn_counter
- 计数器的核心设计思想，仅仅提供参考，可以多变设计-Counter-core design, just for reference, the design can be varied
f_adder
- 在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
A-VHDL-Tutorial-for-EE-475
- this about vhdl programming on fpga-this is about vhdl programming on fpga
USB_VHDL
- USB总线接口的VHDL实现，希望对大家有帮助
design_5
- 将48M时钟信号分频为1Khz信号，并由dig（2：0）输出。因为实验板的七段译码显示器均公用同一数据线，所以必须提供一个较快的扫描信号（由于人的视觉停留，这个扫描信号必须要大于20hz，系统设计中用的是1Khz）通过扫描将选手号和抢答倒计时和答题倒计时显示分时显示在不同的七段译码显示器上，此系统中用dig（2：0）三位通过3_8译码器分时选3个七段译码显示器。-48M clock signal divider 1Khz signal by the output of the dig (2:0)
synth_fft
- 用VHDL语言实现rom存储,可以选择不同的存储空间，有多种控制信号-Rom storage using VHDL language, you can choose a different storage space, there are several control signals