资源列表
counter
- VHDL 脉冲输入15进制输出计数器 计数器是实际中最为实用的时序电路模块之一-VHDL pulse input the counter of the output of the 15 hexadecimal counter the one of the of yes one of the the actual in the the most practical timing circuit module
serial
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。 串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-The fu
cpld_2440_c
- 用ispLEVER Starter软件开发的工程，逻辑用VHDL语言编写，源文件为ARMSYS2440CPLD.VHD 用于ARM2440控制CPLD-ARM2440_CPLD
Ethernet
- 100base-t4中继器源码！实现8端口100BASE-T4半双工中继器。-100base-t4 Ethernet repeater
USB--realized-with-VHDL
- USB的VHDL实现,将USB的功能采用硬件描述语言实现，可以方便的下载到FPGA中，完成USB接口芯片的功能。-USB realized with VHDL
UART
- URAT设计，系统包括五个模块，MCU模块，TX发送模块，RX接受模块，波特率产生模块，复位模块。-URAT design, the system consists of five modules, MCU module, TX transmit module, RX accept modules, baud rate generator module, reset module.
Designing CLock
- Clock designing for the Verilog Zedboard
beep
- 蜂鸣器播放《友谊地久天长》乐曲，使用Verilog编写-Buzzer play <Auld Lang Syne"> song in Verilog
UART
- 串口通讯 verilog CPLD EPM1270 源代码-Serial Communication verilog CPLDEPM1270 source code
prj_ex_4
- 移位寄存器的详细剖析，经过具体的仿真和优化，发现代码完全可用(The detailed analysis of the shift register, through concrete simulation and optimization, found that the code was fully available)
shouhuoji
- 基于51单片机的自动售货机设计，用C语言编程(Design of vending machine based on 51 single chip microcomputer)
No.201710061347=UART_Verilog
- 1.硬件平台： FPGA； 2.编程语言： Verilog； 3.串口通信RS232的Verilog实现版本；(1. hardware platform: FPGA; 2. programming language: Verilog; The Verilog implementation version of 3. serial port communication RS232;)