资源列表
DES101
- 数据加密算法（Data Encryption Algorithm，DEA）的数据加密标准（Data Encryption Standard，DES）是规范的描述，它出自 IBM 的研究工作，并在 1997 年被美国政府正式采纳。它很可能是使用最广泛的秘钥系统，特别是在保护金融数据的安全中，最初开发的 DES 是嵌入硬 件中的。通常，自动取款机（Automated Teller Machine，ATM）都使用 DES。文件是DES代码的VHDL描述 -Data encryption algor
vhdldaima
- 各种vhdl的源代码，基本vhdl的源代码，让你更好学会vhdl-failed to translate
440
- 一个误差的VHDL代码，主要是模糊PID的代码-VHDL code of an error, the main code of the fuzzy PID
fip
- 通过PC104访问内存地址，内存需要进行地址选择，需要通过CPLD做地址逻辑变换。这个就是完成这个功能。实现简单。
FPGA-design-spree-
- FPGA设计大礼包（多个文档，有设计思想、技巧、流程、验证、芯片引脚分布等）-FPGA design spree (multiple documents, there are design ideas, techniques, processes, verification, chip pinouts, etc.)
ddr_verilog
- DDR控制器的VERILOG代码；状态机；读写；刷新等操作-ddr controller,verilog
doc
- metodo_lide_2_simbolos_dediagramas_eletricos
LIP7101CORE_Handheld_Bike_Computer
- Handheld Bike computer verilog code
s3esk_picoblaze_real_time_clock
- PicoBlaze_Real_Time_Clock-PicoBlaze_Real_Time_Clock
finalvhdl
- 这个一个密码锁的程序，在蓝宝石开发板上跑的。预先设置四位密码，如果输入对了就显示正确，如果输入错误连续三次就锁住。-A lock of this program, the development board running sapphire. Four pre-set password, if the input is displayed on the right, if you enter the wrong three times in a row lock.
pin-lv-ji
- 设计的是一个数字频率计，通过八个七段数码管显示频率值。系统时钟选择的50M的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号。（附详细PDF文档介
synchoronous_FIFO(jianban)
- 基于IPcore的同步FIFO的设计。采用Verilog代码书写。读写位宽均为8bit，深度为32.-IPcore synchronous FIFO-based design. Using Verilog code writing. Read and write bits wide are 8bit, depth is 32.