资源列表
lab13
- Quartus实现单周期处理器，利用verilog语言-verilog cpu design
CLOCK
- 可以调整时间和设置闹钟的数字钟(VHDL)
alu
- 32位alu模块实现加减法、逻辑运算、移位、比较和置高位立即数等功能。verilog实现。-32-bit alu module achieves functions like addition and subtraction, logical operations, shift, compare, and set a high immediate number by verilog
el8254
- FPGA的Intel8254的设计与实现FPGA Design and Implementation of Intel8254-FPGA Design and Implementation of Intel8254
OV7670_VGA
- 实现OV7670照相机采集和在VGA显示屏上进行显示，易于理解和学习。-OV7670 camera acquisition and display on VGA display screen, easy to understand and learn.
Timinglogic
- 介绍了超大规模电路中基于VHDL的时序逻辑模块设计方法-Introduced the ultra-large-scale circuits in the temporal logic based on the VHDL modular design method
LogicAnalysisOneMod
- 建议逻辑分析仪输出驱动程序，quartus II编译通过，内含TLC7528的Verilog HDL驱动，下载测试通过-Proposed logic analyzer output driver, quartus II compiler is passed, the Verilog HDL containing TLC7528 driver, download the test
I2C_CONTROLLER
- this is VHDL model of I2C_controller
05_UART_demo
- 该UART实例是很简单的EDK工程，在PLB总线上挂载了XPS-uartlite外围设备，作为串口的控制器，一般的EDK工程会将该IP作为基本外围设备来使用。包含bit流文件(在EDK上下载到FPGA上使用），和说明文档。-The UART instance EDK project is very simple and is mounted on the PLB bus the XPS-uartlite peripherals, general EDK works as a serial con
cpld
- 基于CPLD XC95018开发的一段VHDL代码，可实现多个8051单片机互相通讯，对多单片机系统的设计很有参考价值
m60
- 数字钟(for DE2 开发板) 1.‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。 2. 手动校时、校分、校秒的功能。 3．定时与闹钟功能，能在设定的时间发出闹铃声。 4．进行整点报时。从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次发出高音“嘀”的信号，此信号结束即达到整点。 5、一个秒表，最低位1 秒、60秒，手动停止，手动重置。 6、一个倒计时，显示小时、分钟、秒，可设置时间。 -Decimal digital
fir
- 利用FPGA中verlog HDL实现FIR滤波功能,可自行设置相关参数，生成模块-Verlog HDL in the use of FPGA realization of FIR filtering, the provision of the relevant parameters can generate module