资源列表
top_level.vhd
- vhdl code for top level fpga, audio synthesizer
add_sin
- 使用quartus软件编写VHDL语言一个累加器程序-Quartus software using VHDL language to write a program accumulator
CPLDxiaoche
- 智能机器小车主要完成寻迹功能，由机械结构和控制单元两个部分组成。机械结构是一个由底盘、前后辅助轮、控制板支架、传感器支架、左右驱动轮、步进电机等组成。控制单元部分主要由主要包含传感器及其调理电路、步进电机及驱动电路、控制器三个部分。本设计的核心为控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的设计主要在MAX+plusⅡ10.0环境下利用VHDL语言编程实现。驱动步进电机电路主要利用ULN2803作为驱动芯片。 -intelligent
add_1p
- 2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
cla4
- verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位-verilog code4-bit carry look-ahead adderoutput [3:0] s// summationoutput cout// c
I2Cslave1
- I2C slave for FPGA and CPLD.
cof
- 咖啡机的基本设计，是HVDL语言描写的，用于基本的咖啡机控制-cafe
hdb3 的verilog编码
- hdb3 的verilog编码
shijianzhong
- 时间钟是设计，主要实现时间的计算和整点报时-goole good
lcd_driver
- 基于FPGA的VGA驱动源代码 verilog ，绝对完美，逐步修改了3年-vga driver based on fpga， it is perfect
VHDL_light
- 设计一个交通灯： 初始四个方向的红灯全亮。延时1秒。 东西方向绿灯亮，南北方向红灯亮。延时5秒。 东西方向黄灯闪，南北方向红灯亮。延时2秒。 东西方向红灯亮，南北方向绿灯亮。延时5秒。 东西方向红灯闪，南北方向黄灯闪。延时2秒。 返回2，继续运行。 紧急情况时手动控制四个方向红灯全亮。之后返回打断时的状态继续。-The design of a traffic light: all bright red light of the initial four directi
halfband
- verilog写的39阶通带为20KHz的半带fir滤波器，经测试正确。-verilog halfband FIR