资源列表
VHDL-test-codeBooth-multiplier
- VHDL实验代码：Booth乘法器，是一个基于VHDL语言开发的程序，非常的实用-VHDL test code: Booth multiplier, is a VHDL-based language development program, a very practical
CRC_32
- 用verilog语言实现的的的32位CRC生成与检验的代码-The 32bits CRC using hardware describe language of verilog
dianzizhong
- 用vhdl编写的简易电子中设计，经过测试成功，且用记事本上载，无需阅读器进行阅读。
clock1
- 多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能-multifuntional digital clock written in verilog
pwm_engine
- Modul PWM. Can used in Quartus II. On language VHDL.
vhdl_jishuqi
- 一路24位计数器,cpu可直接读写计数器的计数值.
VGA
- Verilog代码可移植到FPGA上，利用VGA显示图像，适合初学者使用。-Verilog code can be ported to FPGA, using VGA display images, suitable for beginners.
lesson3-2
- 用一根导线连接在P3.2和GND之间，使P3.2为低电平。那么进入中断 既是第一个二极管闪一下 ，进而 程序继续进行 它与电平触发不一样。 总结： 若采用电平触发方式，外部中断申请触发器的状态随着CPU在每个机器周期采样到的外部 中断输入线的电平变化而变化，这能提高CPU对外部中断中断请求的响应速度。当 外部中断源设定为电平触发方式时，在中断服务程序返回之前，外部中断请求 输入必须是无效的（既变为高电平）否则CPU返回主程序之后会再次响应中断。（也即是主程序不在执行）
spi_test
- FPGA的spi程序，可完全模拟出spi核，而且通用性好，无BUG-Spi procedures of the FPGA can be completely simulated the spi nuclear, and versatility, no BUG
5-17
- 用verilog实现一个基于流水线结构的正、余弦信号发生器-Based on Pipeline Structure verilog to achieve a sine and cosine signal generator
IIC
- verilog编写，京微雅格出品IIC 控制器-IIC controller，writed by YiJingjing
ppmencoder
- 一个八位的并行输入，串行输出的编码器；带有开头结尾帧。-It is an encode with eight palallel input and a serial output.