资源列表
HV528 driver with CPLD
- HV528 drive example with verilogHDL
HV528
- HV528 Supertex 压电陶瓷 CPLD驱动-HV528 Supertex piezoelectric CPLD driver
stopwatch
- 数字秒表的VHDL代码。当设计文件加载到目标器件后，设计的数字秒表从00-00-00开始计秒。，直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（核心板上复位键）秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
i2c_slave
- 自己写的iic slave的控制器，经过验证-Wrote it myself iic slave controller, verified
Control
- tarahie alu ba estefade az codhaye ketabe mano be zabune vhdl
Structural-UpDown-Counter
- Structural UpDown Counter
i2c_interface_v1
- 通过对IC2总线时序的分布，实现对IC2总线上的数据的接收和发射-IC2 through the distribution bus timing to achieve reception of data on the bus and IC2 emission
if_3w
- 3-wire interface slave tape out verification ok
SegLed_DynamDisp
- 用FPGA是休闲其工作原理，结果为SEGLED动态显示-FPGA is casual with their works, the result is displayed as SEGLED dynamic
code
- 若输入信道的各符号等概出现，求该信道 的互信息量 • 画出不同信噪比下的互信息量变化的曲线， 以M为参数，画一簇曲线（其中加上一条 AWGN信道容量曲线作对比） • 调整函数a=f(x)，使当x=si时，a=iA‐b，b也为 一实常数，在A和 不变的情况下，互信息 量随b的变化情况是什么趋势？ • b的取值对互信息量随信噪比的变化曲线的 影响-If the input channel of the symbols, such as concept, f
avalon_pwm_module_v2.51_completed
- verilog语言cpld实现多路pwm模块-verilog language cpld multi Road pwm module
AD_DA
- 用VHDL语言编写的ＡＤＤＡ控制接口程序，联合调试的。-VHDL language with the ADDA control interface program, the joint debugging.