资源列表
plc
- clock divider to all programs
uart
- 用FPGA实现串口的收发功能，采用16背波特率的时钟对RXD采样，波特率的误差允许范围为4.8 -16 back baud rate clock on RXD serial transceiver functions FPGA implementation sampling, the range of allowable error of the baud rate of 4.8
Wipe
- Rectangular wipe generator
serial1
- 基于VHDL语言实现的序列检测器，包含按键防抖动功能的实现。-Sequence detector based on the VHDL language, containing the button shake function to achieve.
test- clk and reset generation
- test- clk and reset generation
Moteur_test
- Engine for a test memory CY7C1062AV-Engine for a test memory CY7C1062AV33
keyboardverilog
- 键盘扫描verilog,键盘输入的扫描，用verylog语言编写-keyboard verylog
lcd1602_module-
- 1602液晶的驱动代码。网上很多1602液晶的代码只是驱动液晶而已，并不能很好的动态更新数据，我在参考别人代码的基础上修改后得到这段可以动态更新数据的驱动代码。-1602 LCD driver code. 1602 online a lot of code just drive LCD only, and not a very good dynamic update data, I refer to someone else' s code to get this on the basis
DDS_FPGA
- fpga实现DDS信号发生器的源代码 用于实现信号的控制-fpga DDS signal generator source code
ds
- 用VHDL实现的DS18B20温度传感器驱动，有效温度数据位为9位，每92ms刷新一次温度数据。-DS18B20 temperature sensor using VHDL drive, the data bits of the effective temperature of 9 per 92ms refresh time temperature data.
ad7823.vhd
- ad7823的VHDL驱动程序，测试在quartus9.0下编译通过-ad7823 driver of VHDL, the compiler under test through quartus9.0
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh