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  1. LEDdisplay

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  2. LED display Code for stopwatch in Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.48kb
    • 提供者:Uzair
  1. multi4

    0下载:
  2. fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器-fulladder.vhd a full adder adder.vhd four full adder mult i4.vhd four parallel multiplier
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.48kb
    • 提供者:杨奎元
  1. lcd

    0下载:
  2. spartan3E开发板LCD开发程序,调试通过-spartan3E development board debugging
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.48kb
    • 提供者:xxit
  1. clk_div.vhd

    0下载:
  2. 实现对时钟信号的技术分频,程序简单易懂,对于初学VHDL者来说,提供了一个良好的方法。-Implementation of the clock signal frequency technology, the program easy to understand, for the beginner who VHDL, provides a good approach.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.48kb
    • 提供者:王宇坤
  1. vga_vl

    0下载:
  2. verilog写的vga v5板子测试代码 已验证 可以直接使用-this is a vga code applied in v5
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.48kb
    • 提供者:谢景磊
  1. Gps_c_code_nco

    0下载:
  2. 在GPS接收机本地NCO及CA码产生,生成超前码,即时码和滞后码。-generate NCO and ca coce in gps receiver,generate E_P_L code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:1.48kb
    • 提供者:peng
  1. FPGA-Vrilog

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  2. 我们课程设计的代码,课设内容是基于FPGA的时间测量和AD模数转换。该代码是用Verilog语言编写的。-Our curriculum design code, class-based content is FPGA-based time measurement and AD analog to digital conversion. The code is written in Verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.48kb
    • 提供者:Mia
  1. liushuideng

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  2. 使用ise写的并行流水灯,体验顺序执行和并行的概念,容易学习-Use ise write parallel water lights, concept experience sequential and parallel execution, and easy to learn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.48kb
    • 提供者:xinchunming
  1. presentar

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  2. Verilog code calculator, add, rest, multiply, and increment-Verilog code calculator, add, rest, multiply, and increment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.48kb
    • 提供者:jaja12
  1. FloatingPoint-Adder

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  2. Implementation of 32-bits Floating Point Adder, based on IEEE 754 Standard
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.48kb
    • 提供者:Sohail
  1. rxtx

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  2. 通用串口RS232,实现了完整串口的发送和接受功能-RS232 it is imoling rs232
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:1.48kb
    • 提供者:jixkx
  1. Asyn_commu_cont-

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  2. VHDL编写的异步通信控制器源码,实现数据的异步收发。-Asynchronous communication controller coded with VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.48kb
    • 提供者:林琳
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