资源列表
shizhong
- 15 高仿真数码管电子钟 -15 high simulation digital electronic clock 15 digital electronic clock high simulation
DCT_IP_Testbench
- 一个DCT变换的完整IP，基于Verilog编写，同时包括完成的testbench，方便模块的仿真和测试。-DCT transform a complete IP, based on Verilog prepared, including both complete testbench, convenient module simulation and testing.
VHDL_FFT1
- 基于FPGA设计的FFT模块文件，用VHDL语言编写！！已通过测试，希望对大家有用-FFT designs based on FPGA module file, using VHDL language! ! Has passed the test, hope for all of us! ! !
ofdm-vhdl
- OFDM working code VHDL design
Counter
- 计数器 QuartusⅡ 10进制计数器 CLKIN为时钟输入端，CLR为清零端，Y[3..0]为四位二进制输出（BCD 码形式），CLKOUT为10进制计数器进位输出端 -Counter
src
- 使用FPGA+DAC产生DDS，可变频率(user FPGA and DAC generate DDS)
Chapter 8
- verilog code and simulationsof chapter4
Fau
- 使用vhdl写的32位 64位浮点数加法模块、浮点数乘法模块、浮点数除法模块(Use vhdl write 32-bit 64bit floating-point addition module, floating-point multiplication module, floating-point division module)
ModelSim
- Implementing a full adder in ModelSim by using Verilog Language
Verilog led
- Xilinx ISE开发平台实现4位的led灯循环点亮源代码，测试文件及约束(4 bit LED lamp cycle lighting)
按键去抖电路VHDL描述
- 在开发板FPGA：Spartan-3E 系列，型号：XC3S500E，封装：FGT320，速度-4，利用Xilinx ISE软件，利用VHDL软件编写按键去抖电路，包含实验说明以及代码实现VHDL.doc文件,UCF管脚绑定文件(In the FPGA:Spartan-3E development board series, XC3S500E, package: FGT320, speed -4, using Xilinx ISE software, write the debounce cir
VESA Timing
- VESA CVT视频参数计算器，输入分辨率和刷新率即可得到需要参数。(VGA Timing Calculator)