资源列表
VHDL源代码3
- VHDL与源代码包-and VHDL source code
BasicS
- an example HDL-Core with any basic gates.
multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
StopWatch
- This a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.-This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
uart_my
- vhdl语言实现UART的接收，发送，已成功应用-uart receiver and transmitter descr ipted in VHDL language,which has been used successfully.
ber_tester_m
- 基于FPGA的误码测试仪 （已注释） --锁相环-M序列生成模块--数据接口模块- --模拟信道模块---本地M序列生成模块--同步模块--误码统计模块--显示模块--FPGA-based BER tester
boxing
- 波形发生器，有选择模块 可以进行方波 正弦波 脉冲波-Waveform generator, a selection module can be square wave sine pulse
fast_adder
- 设计了一个超前进位加法器，仿真结果正确，综合结果延时小-fast adder
ii2c
- VHDL编码实现fpga控制24c02的读写-VHDL control 24c02 read and write
edk
- edk is useful document for interfacing of various a-edk is useful document for interfacing of various app
ctos
- 利用vhdl完成基于spartan3E开发板的串并转换-Use vhdl complete spartan3E development board based on the string and convert